DATENBUCH MIKRORECHNER- SCHALTKREISE Manfred Kramer/ Steffen WiirtenbergerManfred Kramer Steffen Wurtenberger Datenbuch -Mikrorechner- schaltkreise we Militarverlag der Deutschen Demokratischen RepublikKramer, M.; Wiirtenberger, S.: Datenbuch Mikrorechnerschaltkreise. 1. Auflage, Berlin: Militarverlag der DDR (VEB), 1989. ~ 368 S.: 278 Bilder (Amateurbibliothek) ISBN 3-327-00683-0 1. Auflage, 1989 Militirverlag der Deutschen Demokratischen Republik (VEB) - Berlin, 1989 Lizenz-Nr. 5 Printed in the German Democratic Republic Lichtsatz: INTERDRUCK Graphischer GroBbetrieb Leipzig III/18/97 Druck und buchbinderische Verarbeitung: Druckerei des Ministeriums fiir Nationale Verteidigung (VEB) - 32312-8 Lektor: Wolfgang Stammler Zeichnungen: Birgit Schepuhl Typografie: Anne-Katrin Engelstidter Umschliaggestaltung: R. Lebek RedaktionsschiuB: 31. Marz 1988 LSV 3539 Bestellnummer: 747 1352 01600Inhaltsverzeichnis 2.1. 2.2. 2.3. Wo WW WW WW WW Lo go om ND aw ww wR Nh be O 3.2:2. 9 U9 WY Uo Ud bo bo WRRNNNW NDAD tw w Vorwort. 6. ee ee ee 5 Eimleitung ................2006. yet ie we cue 6 Mikroprozessoren.......... 2.2.2.2. cee eee eee eee 8 Mikroprozessor U880D ... 2.2... ee ne 8 _ Mikroprozessor 8080A........; ee 43 * 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002D ...... 52 Mikroprozessor K 1810 WM88 (8088) .......-..---+2--- 85 Speicher .........--.--0 0002 eeeee wee eee 110 Programmierbare Nur-Lese-Speicher (PROM)............ -110 1024-bit-PROM 748287 in Schottky-TTL-Technik........ .. 110 2048-bit-PROM 748571 in Schottky-TTL-Technik. ......... 112 4096-bit-PROM 93438 in Schottky-TTL-Technik ........... 114 1kByte EPROM USS55C 2.263 ce wae we ee eR HED HER we HE 117 2kByte EPROM U2716C. 1. 1 os 120 4kByte EPROM U2732C .. 2... ee et ee ee 125 8kByte EPROM K 573RF4............. Le ee ee ee 130 16 kByte EPROM 271/28........ MG RMSE ew Ew mG 135 32 kByte EPROM 27256... 1 1 ee ns 140 4kByte EAROM KRI60I1RRI ............ Cee eee 145 Statische Schreib-Lese-Speicher (SRAM) .............. 148 64-bit-RAM 7489 in Schottky-TTL-Technik.............. 148 256-bit-RAM 74520] in TTL-Technik ............... 7. 151 256-bit-RAM K J55RUS in TTL-Technik .............. 154 1024-bit-RAM 93425 in TTL-Technik ................ 157 4 kbit statischer Schreib-Lese-Speicher U214D ...... eee 159 4 kbit statischer Schreib-Lese-Speicher U224D ........... 164 4 kbit schneller statischer Schreib-Lese-Speicher U218C ..... 169 64 kbit statischer Schreib-Lese-Speicher U6264D....... +. 174 16 kbit statischer Schreib-Lese-Speicher U6516D.......... 179 Dynamische Schreib-Lese-Speicher(DRAM) ...........-. 183 16kbit dynamischer Schreib-Lese-Speicherschaltkreis U 256 C/ U2MS6ED 2. cc ee ee 183 16 kbit dynamischer Schreib-Lese-Speicherschaltkreis K 565 RU6 . 192 64 kbit dynamischer Schreib-Lese-Speicherschaltkreis U2164C . . 198 Peripherieschaltkreise ...........2.- 000 eee euee 210 Parallel-Ein-/Ausgabeschaltkreise UA 855 D, UB 855 D, VB855D_ . 210 Serielle Ein-/AusgabeSchaltkreise U856xD ..........0... 220 Zahler-Zeitgeber-Schaltkreis U857D..... See eR Rie we es 233Programmierbarer Peripherieschaltkreis fiir direkten Speicherzu- griff(DMA) U858D. 2... ee ee 240 Schneller 1-aus-8-Bindrdekoder 8205 ...........-..-- 242 Universeller 8-bit-Bustreiber 8272 .............2000-. 244 Interrupt-Steuereinheit 8214 .............2.02-0820- 249 Bidirektionaler 4-bit-Bustreiber 8216/8226 ............. 253 Programmierbarer serieller Schnittstellenschaltkreis 8251A .... 257 Programmierbarer Zahler und Zeitgeber (Timer) KR 580 WI53 . . . 268 Programmierbarer Ein-/Ausgabeschaltkreis 8255A ......... 272 Programmierbarer Interrupt-Controller (PIC) 8259A ....... 282 Steuerschaltkreis fiir Floppy-Disk U8272D ............. 290 Steuerschaltkreis fiir Grafik-Display U82720DC04......... 307 8-bit-Bustreiber- und Speicherschaltung 8282/8283 ........ 331 Bidirektionale 8-bit-Bustreiber "8286/8287. ............. 333 8xD-Flip-Flop-Schaltkreis DL374D .......0.......... 335 Leitungstreiber-Schaltkreise DL 540 Dund DLS41D ........ 338 Systemtaktgenerator DL8127D........0..0.-2..0...0.08.. 342 Programmierbarer Bildschirm-Controller KR 580WG75....... 347 Taktgenerator KR 1810GF84 .. 2... 2... ee ee -.. . 362Vorwort Die Zahl der verfiigbaren integrierten Schalt- kreise hat in den letzten Jahren merklich zu- genommen. Bauelemente mit hohem Inte- grationsgrad dringen in viele Spezialgebiete der Elektronik ein. Erwahnt sei als Beispiel die Computergrafik, die sich im Moment be- sonders rasch entwickelt. Fiir das vorlie- gende Datenbuch muBte deshalb eine Aus- wahl getroffen werden, die nach Ansicht der Bearbeiter den Interessen der Elektronik- amateure am besten entspricht, so wurden | z. B. der Arithmetikprozessor U 8032C und andere im Amateurbereich wenig gebrauch- liche Bauelemente aus Platzgriinden nicht aufgenommen. Auch Altere Schaltkreise, wie z.B. der Mikroprozessor U 808 D und die zu- gehrigen veralteten Speicher U552C und U202D konnten keine Beriicksichtigung finden. Bei der inzwischen erreichten hohen Integra- tionsdichte der Bauelemente und vor allem durch die haufig vorhandene Programmier- barkeit der Arbeitsweise reichen die techni- schen Daten wie Schaltzeiten und Span- nungspegel fiir den Entwurf von eigenen Schaltungen nicht mehr aus. Die Daten wer- den daher durch teilweise recht umfangrei- che Beschreibungen erganzt. Eine Aus- nahme bilden hierbei die Speicher- und Interfaceschaltkreise, die zwar ebenfalls einen erstaunlichen Integrationsgrad errei- chen, aber durch die festliegende Funktion nur wenige Erlduterungen zusatzlich zu den technischen Daten erfordern. i Viele Bauelemente sind durch ausgeprigte internationale Standardisierung gekenn- zeichnet, d.h., dquivalente Typen werden in allen Industrielandern gefertigt. Die Be- zeichnungen weichen dabei meist nur in einem oder zwei Buchstaben voneinander ab, die technischen Daten stimmen fast im- mer vollig tiberein. Es war deshalb nicht not- wendig, eine umfangreiche Aquivalenzty- penliste aufzunehmen. Wenn kein verbindlicher Standard vorhan- den war oder die Bauelemente nur aus Im- porten zur Verfiigung stehen, wurden die ausfuhrlichsten Untertagen verwendet, wobei einige erst ins Deutsche tibersetzt werden muBten. Vorrang hatte die Aktualitt des Bauelements, auch wenn die Daten in Ein- zelfallen noch Verinderungen durch die Hersteller unterworfen sein knnen. Das Buch ist zur Information fiir Elektronik- amateure der DDR vorgesehen. Interessen- ten aus Industrie und Wirtschaft werden auf die verbindlichen Typenlisten des VEB Ap- plikationszentrum Elektronik Berlin verwie- sen. . Bei der Bearbeitung eines so umfangreichen Datenmaterials sind Fehler nicht auszu- schlieBen. Mitteilungen dazu sowie sonstige Anregungen und Hinweise werden gern un- ter folgender Anschrift entgegengenom- men: Manfred Kramer, Postfach 156, Berlin, 1136. Berlin, im Februar 1988 Steffen Wiirtenberger Manfred Kramer, Y2 3VO1. Ejinleitung Gegeniiber den bisher gewohnten Datenbii- chern in der Reihe Amateurbibliothek ist die Datensammlung zu Mikrorechnerschalt- kreisen prinzipiell anders aufgebaut. Dazu muBte von den Autoren bei dieser bedeuten- den Gruppe von Bauelementen vor allem die Programmierbarkeit der gewiinschten Funk- tion beriicksichtigt werden. Eine gewisse Ausnahme bilden die Halbleiterspeicher und die Bustreiber; bei ihnen diirfte es aber auch die wenigsten Probleme beim Einsatz geben. Grundsatzlich werden nur Schaltkreise be- schrieben, die im Wirtschaftsgebiet des RGW produziert und in irgendeiner Form von der Industrie der DDR angewendet wer- den. Damit ist die Chance gegeben, da8 eine grBere Anzahl von Amateuren auch iiber diese Schaltkreise verfiigen knnen. Die in den eigentlichen ausfiihrlichen Da- tentabellen verwendeten Formelzeichen sind im allgemeinen eindeutig. Vor allem die dy- namischen Kennwerte erkliren sich unter Zuhilfenahme der Zeitdiagramme. Nachste- hend werden einige haufiger benGtigte Ab- kiirzungen erlautert. ADx AdreB-/Datenleistungen ALE Ubernahme Speicheradressen ALU, Arithmetik-Logik-Einheit - ARDY Quittung Kanal A. AS AdreB-Strobe, Adressen giiltig ASTB Abtastimpuls Kanal A Ax Adresseneinginge B/A Kanalauswahl BIU Bus-Interface-Block BP Base Pointer (Basiszeiger) BRDY Quittung Kanal B BUSAK Bus acknowledge, Busausga- beanerkennung BUSRQ Bus request, Busanforderung BSTB Abtastimpuls Kanal B B//W Byte-/Wort-Zugriffssignal EAROM EPROM ES EU El, E2 HALT HOLD HOLDA IE! IEO Column-Address-Strobe (Spalten-Adressen-Takt) Takt Auswahl Steuerung/Daten Chip-Enable, Schaltkreisfrei- gabe Takt/Trigger x / Chip Select, Chipauswahl Codesegment Sendebereitschaft Kanal A oder Kanal B Dateneingabe Datentrager erkennt Kanal A oder Kanal B Daten giiltig Destination Index (Index des Ziels des Datenverkehrs) Data Input, Dateneingang Data Output, Datenausgang Datenein- und Datenausginge Daten senden/empfangen Bereitschaft Kanal A oder Ka- nal B dynamic random access me- mory (dynamischer Schreib- Lese-Speicher) Dateneingange Datensegment Elektrisch programmierbarer und lschbarer ROM Elektrisch programmierbarer ROM Extrasegment Steuerung und Befehlsausfiih- mung Freigabe-Eingange (Enable) Halt-Zustand Datenbusanforderung extern Quittung fiir Datenbusanfor- derung extern Interrupt-Freigabe, Eingang Interrupt-Freigabe, AusgabeINT INTE INTA INTR 10/M IORQ 1/O-Schal- tung - KSO Latch LOCK . MI MO MOV MP MREQ M1 NMI N//S NVI OE PUSH POP QSx Qx RAS RD READY Reset RFSH _ Maskierte Interrupt-Anforde- rung Interrupt erlaubt Interruptquittung Interruptanforderung Speicherzugriff . Input/Output-Request, Ein- gabe-Ausgabe-Anforderung Input/Output-(Eingangs-/ Ausgangs-)Schaltung Kanalauswahl Zwischenspeicher Sperre fiir externe Busanfor- derung Daisy-chain-Eingang (fur Multiprocessing) Daisy-chain-Ausgang (fiir Multiprocessing) Move (Bewegen) Mikroprozessor memory request, Speicheran- forderung Maschinenzyklus 1 Nichtmaskierbarer Interrupt Normal-/System-Betriebsart nichtvektorisierbarer Interrupt Output-Enable, Freigabe der Ausginge (Schieben) (Auftauchen) Status Datenausginge Row-Address-Strobe (Zeilen- Adressen-Takt) READ (Lesen) Fertigmeldung Riicksetzen . Refresh, Auffrischen der In- formation (fiir dynamische Speicher) ROM RQ/GTx RTSA, RTSB R//W RxDA, RxDB . RxCA, | RxCB SEGT SI SNx SP SRAM SS SSO STOP STx Sx SYNC SYNCA, SYNCB TxCA, TxCB TxDA, TxDB VI WAIT WR, WE W/RDYA, W/RDYB XCHG ZC/TOx read only memory, Nur-Lese- Speicher Bussteuerung extern Sendeanforderung Kanal A oder Kanal B Schreib-/Lese-Leitung Empfangsdaten Kanal A oder Kanal B Empfangertakt Kanal A oder Kanal B Segmentierungstrapsignal Source Index (Index der Da- tenquelle) Segmentnummer Stackpointer (Kellerzeiger) Static random access memory (statischer Schreib-Lese-Spei- cher) Stacksegment Status Signal zur Einzelbefehl-Verar- beitung Status-Information Status Operationscode holen externe Synchronisation Ka- nal A oder KanalB - Sendertakt Kanal A oder Ka- nal B Sendedaten Kanal A oder Ka- nal B Vektorisierte Interruptanfor- derung . Wartezustand WRITE (Schreiben), Schreib- Lese-Steuerung Fertigmeldung an CPU von Kanal A oder Kanal B EXCHANGE (Austauschen) Nulldurchgang/Zeitgebermel- dung x2. Mikroprozessoren 2.1. Mikroprozessor U 880 D Vergleichstyp Z80 Zilog Kurzbeschreibung Typvarianten UA 8&80D, UB880D und VB 880 D Befehlssatz mit 158 Befehlen mit 16-, 8-, 4- und Einzel-bit-Instruktionen sowie zu- satzliche Adressierweisen (indizierte, rela- tive und bit-Adressierung) 21 interne Register und Befehlszahler -3 schnelle Interrupt-Behandlungsarten und ein zusatzlicher nichtmaskierbarer Takt- Betriebs- Interrupt frequenz temperatur 5-V-Einphasentakt UA 880D 4 MHz 3, = 0 bis 70C - Betriebsspannung +5 V UB 880D 2,5 MHz 3, =0 bis 70 G - AnschluB von dynamischen und _ stati- VB 880D 2,5MHz 9, = 25 bis schen Standardspeicherschaltkreisen 85C integrierte dynamische Refresh-Hard- ware ~ Einginge TTL-kompatibel, Ausgange kn- nen eine Standard-TTL-Last treiben an @ 1 40 at UB 8800 1 39 Ag a2 Cl 2 icey) C ; Al 3 38 A -* aC er [useao A [== au O 4 37 [ a? 12 *-j 92 (CPU) A2 [- 32 8 -_ 03 AS - 33 as 5 3 OF 46 7e Ds A | ____, 3, ge +e c Gj 6 35 [1 AS 10-1 be ab Pt 3 13 4 07 -e 37 a7 6% pM on a3 : 24 e-4 ~ 39 024 8 3 DP AF 16 4 INT At0 -} 40 os Cj 3 32 [OF an 1 NM Ape 2 6 C1 10 3 oat ; 26 o-4 RESET | . re r 3 +SV oO rr] 30 a AO 25 e4BUSRQ A1S}-- 5 Vv M1 p* 27 oz . 2 fh ? 6e4C MREQ -* 19 AFSH {ORQ >~ 20 o7 CJ 13 2 RFSH RO 21 po CI 4 27 p M1 ae 22 bo1 (] 15 26 [7] RESET . HALT _p~18 a BUSAK p 23 INT CJ 16 25 [IBUSRQ NMI 7 2% WAIT Bild 2 q Pe] War Logiksymbol HALT. (] 18 23 [J BUSAK MREQC] 19 22 wR TORG CJ 20 21 (19 Ro Bild1 AnschluBbelegung2.1. Mikroprozessor U 880 D I - Pp - Hd a 0 a Vv JassiB0y -_ I> GTTIT B : Jap soute iy woysys 4 ty 61 S 1 @TTOIT@Etttg. st 7 TS (P+ ADI (P+ ADI CT p - yb B1I- I> 1B H gat 61 S T@ttreatit 7 7 Te (P+XD! (P+ XDIQT , a I L c T@titi- i> T 6 oN Ww-3 WIT da rg . ~_ ue > . Oo 166 I . oe . oe Uol : wid aq 990 L c TO TT I> 8 BG > Joysisoyq a P I Ie Ime IO 1G * sof Ids] TIQyT . : oddnizepey-31q-g uapy4Z-W @TCErYS IL AN SAM Z)D uoneiedO eqoulds SuNyIoWsg 348], sousg spossuoneidg Sse syosipoquiAs -Ja[quisssy wyNyogn 8e]q-A/d Sep Ist (HAD) Sdopj-dyq-aqestesJ-jdnisojO] sop yeyoy | 1Zjos03 Bey | 1ZjoS08 UoTeiadO Jop sluqesiq Wap pusyooidsyua Be], 4 yqdsQ{e3 Bey O yUNTsequN Bey X Ignuesq WoT Bey LOSTOMQIOIYIS-3eLY (TH) J0y 1991S W sroyutod youjs sap yequy (ds) Jayurod yaeig dS (z9yUNOD WUIeIZOId) JoTyRZUIUIeIZOIg Dd : "Tod HOd QZ sIo}sIZOY Sop 11q Bg USBIWaMIOYOY SIP sIOISIZOY Sop 11q QB UssIWaMIopolU SIP JOUYSIOZUMOY ZUNUYIIOZOqQIOISIZIY JOUIS JOVUTY J . SOIST]S|TYOJog mz ussunJepyW PUTS YOTPopIOjse s|yojog sapof SunIqTysNy SIP puN JryJny Wop Inj sIp (oIyxe] sUIE}XO) USTYAZ-] JOp [GezjUlesoy sIpP sIMOS UaTyAZJoyoIedg pun seyAg woyd -Il]Jopioplea uoresledO opal Inj Jop [yeZ stp espoosuorjessdg UsTjonjye Usp WIN spyojog UssITIoOMol sop ZuNIYNJsny Jop yoeu Jop sioqs -1Z9y-3e],J Sop YeYUY Usp UoNeJedg syosIpoquriss orp gyoeidslo[quiossy Jap SUNZINYAGY sYIsSIUYSoJOWIIUM Ip IeYIUS sTJoqe] 91 IgGey -93uswwesnz usddnin nz YdsIZO[ puUls BIYIJoq FIC soziess|ysJog-q O88 N Sop BunssejusurMesNZ sip WRYyWS WuUYydsqy spuss[oy Jog SOSTOIPIEYOS Sop o9St[STyaJoq2. Mikroprozessoren L Z TG6LBBT& BBO v>(@q@ . vadaat L Z TO@LSGBBHOD v>(9) v(o@) aT - U _ _ wu - EI t GTHOILIIT09 * (au)>y (au)V dT L Z CGOTGOTI8& B (ad) Vv (av aT L z 1T6@TOTGBOBBDB Onm-vV (OM'v aT s _ U - - p - . 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Mikroprozessoren - UG _ - u - 61T88B8T OB B TAI (00) . 07 9 r-re@trttrititl ses so HAI (J + uu) ALU) dT _ Uu - Uu _ ; G1T0G8HT @ B _ TXI- (uu) 0 9 btGtTtttetty so sts HXI- (I + uu) XV(uu) dT _ U - - wu - , e TT G8OPPT SB "TPP (uu) 07 9 prIoOtTtTtetwttit4 sO so HPp (1 + uu) pp(au) qT - u - vu - JT (uu) oT S O891886T BB oT ss H> (1 +00) TH (uu) aT U _ oe. - @t , . @tT9Ttoat Bg , (uu) > TAI 0z 9 b> Toatriidt sos sy (I + Ut) HAI (ua)A1 dT _ u _ - U . 689I1G8TtOT BO DO (au) > TXI 0c 9 b-To@trigt t mT SO {t+ 00) HXI (uu)XI dT - Uo . . U _ . TIT O@TPPTE SO . (uu) Tpp 07 9 btettetrtit se sr (T + uu) Hpp (au)pp aT ue[xAZ-W @T7Er S$ 9 L HN SAM ZO DonviedQ =~ eyouids ZuUNyIIMIIg BAe L souk apoosuorjesedgQ S3Upy syosIToquids -Ja|QqUIEssY 12v T 1868868 TOOHOBB ~ To 7% * AVecdv AVXH 'P T TT TLOTLTIdT oT sO * THe dad ' THAd Xd eddnigyqong pun -JojsueHysolg -qosnejsiy 2.1. Mikroprozessor U 880 D (7+ dS) dS T8@eOBBtTIt.tz?! (dS) + TAI vr @TOBOTLE?tE tT ott ttt (1 +dS)>HAI * KidOd ( + dS)>dS N T@O8BHBTIT (ds) TAI tl ob. TT OT STs (I + dS) > HXI XI dOd (+ dS)-dS (dg) Tbb Or TTeeoebBbBTI ssc 474 (1 + dS)-> Hbb bb dOd ( dS) dS TO@TtToetit HAI (1 - dS) ~ ST v fTsatTritri1ttr fe ot te TAI ( - dS) ALHSNd (Z - dS) dS av ou TT t HXI (1 dS) TH QI ST v cr TeEteatyrc. ee TXI- (Z dS) XIHSnd qd 1@ , , (t - dS) dS Dd 88 Hbb (T - ds) qeeg bb Il - I mts Tob (Z - dS) bb HSNd vi = Q =~ Qs or c c Ss AI~d& AIdS dT SO XI>dS& XIdS GT TH>dS - THdS C1 ol c t a eet eos 2 Qa 2 & a wR He QS aot eet @& Se ae ae oO am as a o aS ee aes et St eet Oto 132. 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I> (9) TINO STV SIQ 8V 1Z OV - @ - ivsiqgvnuzu IT TLte#etet tf . . v>() UInoO g=4 G=4 SIq SUNTOYIOPoT A, - oT v zc 1 - TH TH STV SIQ 8V NZ G+4 6T@TtTtt.tSs tT T-d-@ LVSIQGGVNZD 17 S tT@e@ttetititx tx xX it (0) W UYaNI T- TH TH STV SIQ 8V NZ g 6TO9TOTI OT t-d-4d LVSIQGV RZD OT v ZIOTTOTItqt Xtx XG! (QW ani g=4 O=4 Siq SunfoyTopol oT v c 1+ TH TH STV SIQ 8V AZ & +4 6 1T89OB8TtTT OT T-d>-@ LVSIQGGV NZD ToOTtT.ITteOrIttxtx xt O)-W UINI 1+ TH TH STV SIG 8V N12 & 6tTO99GBTt OT t-d-4 ' LVSIQGV NZD OL v TIGOTISOTI XTX XG ()-W INI WTS4s s -93 Sse] INU UepI8M STV SIQ 8V Nz g 866 1iI> TI @ O1T =1 UUeM ANI Lvsqagv"2D @ TIOTISOTIIt oot dt (O)4 INI STV SIQ 8V NZ OV - wv - Lvsiqagvnzu TT rtTtoattett (uv UNI aqessny pun -urq oddniastqajagq upsAZ-W 66 TT Eb SG 9 LL HN SAM ZOD woresedQ ayoeids * BuNnyoWeg o14eL soyhg apoosuoljeledgQ seq oyostjoquiAs -Jo[quUiassy 282.1. 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Mikroprozessoren Beschreibung der Anschliisse Anschlu8 Funktion Beschreibung AO bis A15 16-bit Tri-State-Ausginge AdreBbus liefern Adressen fiir externe Speicher (max. 64 kByte) und E/A-Bausteine DO bis D7 8-bit-bidirektionaler ~- Tri-State-Ein-/Ausgange Datenbus Datenaustausch zwischen CPU und Speicher bzw. CPU und E/A-Bausteinen M1 Maschinenzyklus1 -- Tri-State-Ausgang, low aktiv bei M1 aktiv ist der laufende Maschinenzyklus der Operationscode-Lesezyklus der momentan auszu- fiihrenden Anweisung ~ Bestadtigung der Interruptanforderung (nur zusam- men mit IORQ aktiv) MREQ Speicheranforde- ~ Tri-State-Ausgang, low aktiv rung (Memory Re- Speicherzugriff (Lesen oder Schreiben) quest) , IORQ E/A-Anforderung Tri-State-Ausgang, low aktiv (Input/Output-Re- niederwertige 8 bit des AdreBbusses liefern Adresse quest) zur E/A-Torauswahl (Ein- oder Ausgabe) - Bestatigung der Interruptanforderung (nur zusam- men mit M1 aktiv) RD Lesen (Read) ~ Tri-State-Ausgang, low aktiv ~ Lesen der Daten vom Speicher oder von einem E/A-Baustein WR Schreiben (Write) - Tri-State-Ausgang, low aktiv CPU hilt Daten fiir Speicher oder E/A-Baustein auf Datenbus bereit RFSH Auffrischen derIn- - Tri-State-Ausgang, low aktiv formation (Re- ~ niederwertige 7 bit des AdreBbus fiihren Refresh- fresh) adresse fiir dynamische Speicher ~ Verwendung der laufenden MREQ-Signale zur Ein- leitung eines Refreshzyklus fur alle angeschlosse- nen Speicher HALT Halt-Zustand Ausgang, low aktiv . . (Halt) CPU im (Software-)Halt-Zustand zur weiteren Programmbearbeitung ist Interrupt- Signal ntig CPU fiihrt zur Sicherstellung des Refresh- -Vorgan- ges Leerbefehle (NOPs) aus WAIT Warte-Anforderung -- Eingang, low aktiv ; WAIT ~ Warten der CPU bis Speicher oder E/A-Schaltung ; bereit INT Maskierte Interrupt- Eingang, low aktiv Anforderung (In- ~ Unterbrechungsanforderung an die CPU (wird erst terrupt-Request) nach Abarbeitung des in Ausfiihrung befindlichen Befehls beriicksichtigt) 302.1. Mikroprozessor U 880 D Anschlu8 Funktion Beschreibung NMI nichtmaskierbare In- - Eingang, low aktiv terrupt-Anforderung - Interrupt hdherer Prioritit Qmnonmaskable In- - bei Anlegen eines Low-Signals an NMI wird ent- terrupt) - sprechend einer RESTART-Instruktion die Pro- - . grammbehandlung bei Speicheradresse 0066 H fort- . gesetzt | RESET Riicksetzen (Re- - Eingang, low aktiv set) Riicksetzen von Interrupt-Freigabe Flip-Flop, Be- _ fehiszahler, Register I und R CPU in Interruptbetriebsart 0 wahrend RESET aktiv Daten- und AdreBbus hochohmig, die iibrigen Aus- ginge inaktiv BUSRQ Bus-Anforderung Eingang, low aktiv (Bus-Request) AdreB-, Daten- und Steuerbus hochohmig, so daB diese Leitungen von externen Schaltungen benutzt werden. knnen BUSAK Bus-Anforderungs- - Ausgang, low aktiv besttigung (Bus- - Bestitigung, daB AdreB-, Daten- und Steuerbus in Acknowlegement) , hochohmigem Zustand sind Cc Systemtakt Takteingang fiir einphasigen TTL-Takt Datenbus (D9 -D7) Datenbus - Steuerung Arithmetik / Logik ALU - Steuerung Einheit (ALU) Zz System - Steuerung $ Takt- Auf-| | Befehts - Befehis - . Register - bereitung Register Dekoder Steverung Speicher - Auffrischr. Zyklus - . Steuerung Incrementer / Dekrementer Adref} - a , Adrefibus (Ag- Ags) Bild 3 Struktur des Mikroprozessors U 880 D 31.e 2. Mikroprozessoren Tabelle 1 Grenzwerte (9,=0 bis 70C; 9, = 25 bis +85 C fiir VB 880 D) . Betriebsspannung Ucg 0,5 bis7V Eingangsspannung U, 0,5 bis 7 V Verlustleistung Py 1,1 W Lagerungstemperatur- 55 bis +125C bereich Pag Tabelle 2 Statische Betriebsbedingungen KenngrdBe Werte min. max. Betriebsspannung Ucc in V 4,75 5,25 L-Eingangsspannung Uy inV 0,5 0,8 H-Eingangsspannung Uj, in V 2 - Uece L-Takteingangsspannung -0,5 0,45 | Unc in V H-Takteingangsspannung Ucc 0,6 V Ucc + 0,3 V Unc in V Betriebstemperaturbereich 8, in C UB/UA 880 D 0 +70 VB 880D -25 +85 Tabelle 3 Statische Kennwerte (Einstellwerte nach TGL 26 176) KenngrdBe , Werte min. max. Eingangsreststrom J, in pA 100 ' Reststrom des Datenbusses bei Eingabe 100 Tip in pA Reststrom des Tri-state-Ausgangs im hoch- 100 ohmigen Zustand Jj,9 in pA L-Ausgangsspannung bei Belastung 0,8 Uo. in V H-Ausgangsspannung bei Belastung 2,4 Uoy in V Funktionsfahigkeit bei maximaler/mini- maler Betriebsspannung Uo_in V 0,8 U, OH in V 2 Stromaufnahme [cc in mA 200 32Tabelle 4 Dynamische Betriebsbedingungen 2.1. Mikroprozessor U 880 D KenngrdBe UB/VB 880 D UA 880 D min. max. min. max. Taktperiode t, in ns H-Breite des Taktes twcry in ns L-Breite des Taktes tae in ns Anstiegs- und Abfallzeiten des Taktes #,, ty Bereitstellzeit von WAIT vor HL-Flanke des Taktes tywr in ns Bereitstellzeit von RESET vor LH-Flianke des Taktes tas) in ns Bereitstellzeit von INT vor LH-Flanke des Taktes tsar in ns Impulsbreite von NMI-Low tyamm in ns Bereitstellzeit von BUSRQ vor LH-Flanke des Taktes tpg) in ns Datenbereitstellzeit bis zur LH-Flanke des Taktes im M1-Zyklus (Signal DO bis D7) tsccp) in ns Datenbereitstellzeit bis zur HL-Flanke des Taktes von M2 bis MS (Signal DO bis D7) 42) in ns alle Nachwirkzeiten ty, 400 ) 170 2000 170 2000 - 30 90 - 80 - 80 ~ 80 - 50. - 60 ~ 250 1) 105 2000 105 2000 - 302) 70 - 60 - 80 - 80 > 50 - 50 - 60 oo. 1) te = twem t+ facy + ty + te. 2) Bei einer Taktperiode von t, = 250 ns mu8 entsprechend 1) ,, t;= 20 ns be- tragen. ' 332. Mikroprozessoren Tabelle 5 Verzgerungszeiten des 880 (MeBbedingungen nach TGL 26 176) Zeiten in ns Kurz- UB 880D UA 8&&0D zeichen VB 880 D , Adressenausgangsverzge- tpcap) 160 120 rungszeit : Verzgerungszeit bis Floaten - trap) 110 100 Ausgangsverzgerungszeiten: tp) 260 160 Daten Verzgerungszeit bis Floaten tp) 90 90 bei Schreibzykius Verzgerungszeit MREQ von tp: zu1z) 110 95 HL-Flanke des Taktes bis . MREQ = L Verzdgerungszeit MREQ von = tpxcaur) 110 95 HL-Flanke des Taktes bis MREQ=H Verzgerungszeit MREQ von = tpxtaur) 110 1 95 LH-Flanke des Taktes bis MREQ = H Verzogerungszeit IORQ von tpx car) 100 - 85 LH-Flanke des Taktes bis TORQ=L Verzdgerungszeit IORQ von tp. zar 120 95 HL-Flanke des Taktes bis TORQ =L Verzdgerungszeit IORQ von tpxcar) 110 95 LH-Flanke des Taktes bis TORQ =H Verzgerungszeit TORQ von = tpntar 120 95 HL-Flanke des Taktes bis TORQ =H Verzdgerungszeit RD von tprcep) 110 95 LH-Flanke des Taktes bis RD=L Verzdgerungszeit RD von tpi) 140 105 HL-Flanke des Taktes bis RD=L Verzgerungszeit RD von toucep) 110 95 LH-Flanke des Taktes bis RD=H Verzgeruhgszeit RD von tput@ep) 120 95 HL-Flanke des Taktes bis RD=H Verzgerungszeit WR von toucewr) 90 15 LH-Flanke des Taktes bis WR=L 342.1, Mikroprozessor U 880 D Zeiten in ns Kurz- UB 880D UA 8&80D zeichen VB 880 D Verzgerungszeit WR von toutwR 100 90 HL-Flanke des Taktes bis WR=L Verzdgerungszeit WR von toutiwr) 110 90 HL-Flanke des Taktes bis WR=H / Verzgerungszeit MI von torn 145 110 LH-Flanke des Taktes bis MI=L Verzgerungszeit M1 von touon 145 110 HL-Flanke des Taktes bis M1i=H Verzgerungszeit RFSH von = tpyer | 195 . 140 LH-Flanke des Taktes bis RFSH =L Verzgerungszeit RFSH von = tpxar 160 130 LH-Flanke des Taktes bis RFSH =H : Verzgerungszeit HALT von = tpgrn 310 310 HL-Flanke Verzdgerungszeit BUSAK von tpi) 130 110 . LH-Fianke des Taktes bis t BUSAK =L eo Verzdgerungszeit BUSAK von tpxaa) 120 110 HL-Flanke des Taktes bis BUSAK = H Verzgerungszeit MREQ, tro 110 90 WR bis Floaten Kapazitaten in pF Taktkapazitit Ce 60 60 Eingangskapazitat C, 7 7 Ausgangskapazitat Co 10 10 Zusatzliche Zeitangaben Adresse vor MREQ stabil, teom = tac + t 75s (65ns) * Speicherzyklus : Adresse vor TORQ, RD oder tag = , 80 ns (70 ns) WR stabil, E/A-Zyklus Adresse nach RD oder WR bea = tect + t 40 ns Adresse nach RD oder WR boat = tact + t, 60 ns (45 ns) beim Floaten stabil . Daten vor WR stabil, Spei- tacm = t, 180 ns (170 ns) cherzykius2. Mikroprozessoren Zeiten in ns Kurz- zeichen UB 880D UA 8&80D VB 880 D Daten vor WR stabil, E/A-Zy- tac; klus __ Daten nach WR stabil toat Impulsbreite von MREQ-Low tym Impulsbreite von MREQ- twIRH) High Impulsbreite von WR-Low twVRL) M1 vor IORQ stabil (Inter- tmt rupt-Annahme) = twcL) +t. 180 ns (170 ns) = twct + t, 50 ns (70 ns) = t,- 40 ns (30 ns) = t, ~ 40 ns (30 ns) =2 t+ twccm + te 80 ns = twcw + te 30 ns (20 ns) Klammerwerte fiir UA 880 D M1- Zyklus 71 T2 Tw Tw T3 T4 oF LS PLAY A0-A15 x Befehlszdhler_ Auffrisch.- Adr. MREQ , \ | ro | (\ 0-07 in) mo [\ wat ~~ [ITTV AIT rt RFSH . \ - Bild 4 Aufruf Operationscode 362.1, Mikroprozessor U 880 D M1~Zyklus T1 T2 T3 T4 Ti c PRA RA. AQ-A15 XGefehiszanier___ XAuffrisch-Adr___X me rT an | wat DPT T TTA bob rcbe mi )\ a 00-07 ity RFSH \ [I Bild 5 Aufruf Operationscode mit WAIT Speicher-Lesezykius Speicher - Schreibzyktus 11 T2 73 1 T2 3 oF LS LI LA A0-A15 Speicher - Adresse Speicher -Adresse meg [\ rT \ [> rm TC / wR LS 00-07 {iN +_ Ausgabe ~ Daten - wat (LP LILI VILLI LITT ELI LEI e Bild 6 Speicher-Lese- oder Schreibzyklus 372. Mikroprozessoren DO-D7 a T1 T2 Tw Kanal Adr. < Aus be-Dat Bild 7 Eingabe- oder Ausgabezyklus cF LAVA LU LU HAL Pot INT AQ-A15 Mi letzter M-Zyklus eines Befehis Lesezykius Schreibzyklus letzter Tokt fae ae ee ee ehlszdhle uffrisch.- Adc. (5) YY TITIAN | Bild 9 Interruptzyklus 38beliebiger M-Zykius Zustand: Bus _verfigbar 2.1, Mikroprozessor U 880 D letzter Takt Tx Tx Tx T1 BUSRQ Ihite f Abtast. # st BUSAK _ A0-A15 --4 ee 4 0-01 y---f---f TORQ ~~ Thech- || ohmig Bild 8 Bus-Anforderungs-/Bus-Bestatigungszyklus letzter M-Zyklus Mi letzt Tot | 7! T2 c_F LA LE LS VS eae en 0 a Ge A0-A1S Befehiszahler Auffrisch-Adr. Mi MREQ \ / RD / vet Bild 10 Nichtmaskierbarer Interrupt M1 M1 M1 T1 T2 Halt -Befehl wurde wGhrend dieses \ Bild 11 Speicherzyklus aufgerufen Halt-Ablauf 392. Mikroprozessoren (UMM (4y}HO) (ai) SHO} }HOy (Gd) 9S} (i) 310 sLV Sq fv 402.1, Mikroprozessor U 880d UrTUTBIsBIPHeZ ZT Pilg oo i 13534 re oh Hy | 1(Su)S) ywsna (vand, + ousng (velHa,! PX i (IWNIMY IN! (LS; 412. Mikroprozessoren 42 2 Bit piv] N | c | Zeichen L___] Obertragsbit ( Carry} Additions -/Subtraktionsbit Poritits~/Uberlaufbit Halb -Byte - Ubertragbit Nullergebnisbit ( Zero ) Vorzeichenbit { Sign.) X = nicht belegt Bild 13 Flag-Register\ 2.2. Mikroprozessor 8080.A Vergleichstyp KR 580 IK80A P8080A - Elorg Intel Tabelle 1 Anschliisse Bezeich- Rich- Funktion nung tung* AO bis A15 O AdreBausginge, 3-state DO bisD7 I/O Datenbus RESET I riicksetzen des Pro- grammzahlers auf 0 HOLD I Prozessor wird ange- | , ~ halten, z. B. fiir * DMA HLDA oO. Quittung des Prozes- sors fiir hold INT I Interrupteingang INTE O Interrupt erlaubt DBIN Oo Dateneingabe /WR O schreiben WAIT oO Wartequittung READY I Wartesteuerung 1, 2 Taktimpulse SYNC O Operationskode holen * I= Eingang, O=Ausgang, I/O = bidirektio- nal. o Bild 2 Logiksymbol Bild 1 Anschlu8belegung 2.2. Mikroprozessor 8080 A o CPU 6 10 ~~ Ao ;#2 1 D0 Ay 9 A2 --2L 101 A320 a A&4 -20 , D2 Ae {at -103 As 2 3d, a7 -3 & Ag W234 5 Sting A 10 -__ 6 An - -_1 D7 A 12/32 . A 13+- 3 At } 8. READY A15- 13 HOLD HLA -2L. 16 INTE -1& INT ORIN PT 2 sync }-1 $1 walT }-~24. 15 02 2 12y $28. gy $2 12 - Sv pi RESET ov {2 XJ Aio (] 1 400 at o Cj 2 080 39 Tats 06 C] 3 38 [J a13 os C 4 37 [1 ai2 0 5 36 1 A15 o7 C] 6 35 [10 ag o3 C] 7 34 [1 as o2 CJ 8 33 1 a7 o1 OF 9 321 a6 op CJ 10 3119 as -sv 4 11 30 [1 ag Reset C] 12 29 [J a3 HOLD (] 13 28 [+12 int (14 27 1 a2 g2 (15 26 at inte (C1 16 25 ag oBin CI 17 24 0 walt wR (j 18 23 1) READY sync C] 19 220 1 +5v (J 20 21 1) HLoA 432. Mikroprozessoren Tabelle 2 Befehlssatz Befehl Operation 1. Byte 2./3. Flags Zyklen Byte SZHPNC movri,r2 rl:=r2 . Oldddsss - - 5 movr,M_r:=(hl) O1lddd110 - - 7 movM,r (hl)-=r 01110sss - - 7 mvi r,n r=n 00ddd110 n - 7 mviM (hl): =n 00110110 n - 10 sta nn (nn):=a 00110010 on - 13 Ida nn a!=(nn) 00111010 nn - 13 stax b (bc): =a 00000010 - ~ 7 stax d (de):=a 00010010 - - 7 Idax b a:=(bc) 00001010 - - 7 Idax d a:=(de) 00011010 - - 7 lxi b be:=nn 00000001 nn - 10 Ixi d de:=nn 00010001 nn - 10 lxih hi:=nn 00100001 nn - 10 shi d (nn):=hl 00100010 mn - 16 lhl d hi: =(nn) 00101010 nn - 16 xch g Tausch 11101011 - - 4 de,(hl) in a:=(n) 11011011 n - 10 out (n):=a 11010011 n - 10 addr a=atr 10000sss - alle 4 addM |. a:=at+M 10000110 - alle 7 adi ai=at+n 11000110 n alle 7 adcr a=atr+cy 10001sss - alle 4 adc M a=a+M+t+cy 10001110 - alle 7 aci _a@=atntcy 11001110 n alle 7 subr ai=a-r 10010sss - alle 4 sub M a:=a- (hl) 10010110 = alle 7 sui a=a-n 11010110 n alle 7 sbb r ai=a-rcy 10011sss - alle 4 sbb M at=a-M-cy 10011110 - alle 7 sbi a:=a-n-cy 11011110: oo alle 7 cmpr a=r? 10111sss - SZHV1C 4 cmpM _ a=(hl)? 10111110 - SZHV1IC 7 cpi a=n? 11111110 n SZHV1C 7 dad b hl:=hl+be 00001001 ~ .0C 10 dad d hi: =hl+de 00011001 - .0c 10 dadh hi:=hi+hl 00101001 - .oc 10 dad sp hl: =hl+sp 00111001 - ....0C 10 daa a: =dez(a) 00100111 - alle 4 anar aandr 10100sss - alle 4 orar aorr 10110sss - alle 4 xrar axorr 10101sss - alle 4 442.2. Mikroprozessor 8080 A Befehl Operation 1. Byte 2./3. Flags Zyklen Byte SZHPNC ana M a and (hi) 10100110 - alle 7 oraM aor (hl) 10110110 - alle 7 xra M a xor (hl) 10101110 - alle 7 ani aandn 11100110 n alle 7 ori aorn 11110110 n alle ' 7 xri axorn 11101110 n alle 7 te EE ==) 0000111 - C 4 ooo rre [7 -- * 00001111 -. Cc 4 ral } (7H 00010111 - Cc 4 rar 00011111 - Cc 4. inrr ~ p=rt+] 00ddd100 - N,C,H 5 derr rn=r-1 00ddd101 - P 5 inrM M:=M+1 00110100 - P 10 dcr M M:=M~-1 00110101 - P 10 inx b be:=bet+1 00000011 - te 5 inx d de:=de+1 00010011 - - 5 inx h hi =hl+1 00100011 - ~ 5 dcx b be!=bce-1 00001011 - - 5 dex d de:=de~1 00011011 - - 5 dex h hl:=hi1 00101011 - - 5 inx sp sp:=sp+1 00110011 - - 5 dex sp sp:=sp-1 00111011 - - 5 Sprung . jmp unbedingt 11000011 mn - 10 jnz bei Z=0 11000010 mn -- 10 jz bei Z=1 11001010 nn - 10 jne . bei C=0 11010010 nn - 10 je bei C=1 11011010 nm - 10 jpo bei P=0 11100010 mm 10 jpe bei P=1 11101010 nn - 10 jp bei S=0 11110010 nn = 10 jm bei S=1 11111010 nn - 10 pechl _s nach (hl) 11101001 - - 5 Unterprogrammaufruf / call unbedingt 11001101 mn . 17 cnz bei Z=0 11000100 nn = 417 cz bei Z=1 - 11001100 on ~-- .. 17 enc bei C=0 11010100 on 17 cc bei C=1 11010100 nn - 17 - 452. Mikroprozessoren - Befehl Operation 1. Byte 2./3. Flags Zyklen Byte SZHPNC cpo bei P=0 11100100 m - 17 cpe bei P=1 11101100 pm 17 cp bei S=0 11110100 nm - 17 cm bei S=1 11111100 om - 17 rstn pe:=n*8 11-n-111 - - 10 Osns7 Riicksprang ret unbedingt 11001001 - ~ 10 mz bei Z=0 11000000 - - il [Zz bei Z=1 11001000 - ~ 11 me bei C=0 11010000 - - 11 rc bei C=1 11011000 - - 11 Tpo bei P=0 11100000 - - ll rpe bei P=1 11101000 - - 11 rp bei S=0 11110000 - - 11 rm bei S=1 11111000 - - 11 Interrupt ei erlaubt 11111011 - - .4 di gesperrt 11110011 - - 4 Stackbefehle push b stack: =bce 11000101 - - 11 ddd push d stack: =de 11010101 - - 11 sss push h stack: =hl 11100101 - - 11 000 push psw stack:=af 11110101 - - 11 001 pop b be: =stack 11000001 - - 10 010 pop d de:=stack 11010001 - - 10 011 pop h hi: =stack 11100001 - - 10 100 pop psw_s_ af: =stack 11110001 - - 10 101 lxi sp stack:=nn 00110001 on - 10 111 sphl sp:=hl 11111001 - - 5 inx sp sp:=sp+1 00110011 - - 5 dex sp sp:=sp~ 1 00111011 - - 5 dad sp hi:=hl+sp 00111001 - - 10 xthl (hl): =sp 11100011 ~ - 18 sp? =(hl) sonstige Befehle : hit halt 01110110 - - 7 nop keine -0- - - 4 Operation cma a:=/a 00101111 - - 4 stc C:=1 00110111 - ~ 4 cmc C:=/C 00111111 - ~ 4 46 Zielregister Quellregister b e=roao2.2. Mikroprozessor 8080 A Datenbus- Puffer interner Bus * ) Multiplexer ; i i fehisregist Arithmetik/ Logik. | [Befenisregister + ; : : . 8 c sf , La Befehisdecoder | D E H L sP Steuerung PC | | | | | | | | TT WR INTE =HLDA OWAIT SYNC Adrefibus-Puffer DBIN INT HOLD READY RESET Bild 3 Ubersichtsschaltplan Tabelle 3 Technische Daten Grenzwerte Betriebstemperatur- -10bis +70 C bereich Lagerungstemperatur 40 bis +125 C Taktfrequenz 2 MHz Eingangs- und -0, 3 bis +20 V Ausgangsspannungen relativ zu UP, Verlustleistung 1,5 <W Statische Kennwerte (bei #, = 10 bis + 70C, Upp = 12 + 0,6 V, Uce = +5,0 0,25 V, Uss = 0 V) Bezeichnung Sym- min. max. Ein- Bedin- . bol . heit gungen - Takt-L-Span- Unc Usgs-1 Us + 0,8 Vv nung Takt-H-Span- Uwe 9 Upp +1 V nung 472. Mikroprozessoren Bezeichnung Sym- min. max. Ein- Bedin- bol heit gungen Eingangsspan- Uit Uss -1 Uss + 0,8 Vv nung L Eingangsspan- Ow 3,3 Ucct+1 V nung H Ausgangsspan- Uo, 0,45 Vv Io. = 1,9 mA nung L an allen Ausgin- gen Ausgangsspan- Uon = 3,7 Vv Tou = nung H -150 pA Stromaufnahme Ipp 70 mA toy = min Upp Stromaufnahme Ic, 80 mA toy = min Ucc Stromaufnahme Ip, 1 mA toy = min G, BB Eingangsleck- In 10 pA strom Eingangsleck- lo 10 pA strom Takt Leckstrom bei Tey +10/-100 pA Uapprypata = HOLD Uss + 0,45 V Eingangsleck- Tou -2 mA Uss < Uy < strom der Daten- Uss + 0,8 V kanile Kapazitdten Eingangskapazi- Cy 15 20 pF tat Takt Eingangskapazi- Cry 6 10 pF tat Ausgangskapazi- Coy; 10 15 pF tat Dynamische Kennwerte Taktperiode toy 0,48 2 HS Takt-Anstiegs-/ t,, tr 0 50 ns Abfallzeit , Takt-Impulszeit ft 60 ns 1 Takt-Impulszeit tg. 220 ns @2 Verzgerung toi 0 ns P2/P1 Verzgerung tp 70 ns P1/h2 , 482.2. Mikroprozessor 8080 A Bezeichnung Sym- bol min. max, Ein- heit Bedin- gungen Verzgerung Flanke @1 zu 2 Verzgerung Adressen/2 Verzgerung Da- ten/@2 Verzogerung SYNC, WR, WAIT, HLDA zu @1 oder 2 Verzdgerung DBIN/@2 Verzgerung Ein- gabedaten zu @2 Anstiegszeit Da- ten/1 wahrend DBIN-Periode Anstiegszeit Da- ten/2 wahrend DBIN-Periode Haltezeit Daten zu 2 wahrend DBIN-Periode Verz6gerung INTE zu 2 Anstiegszeit READY/@2 Anstiegszeit HOLD/@2 Anstiegszeit INT/2 Haltezeit HOLD/ 2 Verzgerung Da- ten/2 Anstiegszeit Adressen zu WR Anstiegszeit Da- ten zu WR Datenhaltezeit nach WR ohne HLDA bei HLDA tos toa top Tpp . tpi tos tps2 hy tep tav tov twp 80 25 tor 30 150 120 140 120 0 120 200 220 120 140 200 >2tcy _ tp3 ~ 140 > tcy tos - 170 > twa = tps + tor + 10 > twa = twr - tro2 ons ns ns ns ns ns ns * ns ns ns ns ns ns ns ns C, = 100 pF C, = 100 pF \ C, = 50 pF ' CL = 100 pF 492. Mikroprozessoren HOLD-Zustand Bezeichnung Sym- min. max. Ein- Bedin- . bol heit gungen Haltezeit WR- twa >two =tpr+ to, oS Adressen ohne +10 HLDA bei HLDA two twr ns Ubergangszeit in typ tps + to. 50 ns 3. Zustand nach. HLDA Daten- und twr to3 + tio. 10 ns Adressen-Halte- ' . zeit nach WR in 502.2. Mikroprozessor 8080 A aapiom yaistuoryoucs WJIjX9 UISSNW IVUTIG :,,, PUN ,, FWUIINEpI_ UIWeIFVIPIETZ p PL * 3.LNI ANI VOTH Qi0H NIgQ INAS Og-la Oy_Shy zg 19 512. Mikroprozessoren 2.3. 16-bit-Mikroprozessor- Schaltkreis UB 8001 C/ UB 8002 D Beschreibung . Der hochintegrierte Halbleiterschaltkreis UB 8001 C/UB 8002 D ist ein Einchip-Mikro- prozessor (MP) und wird in n-Kanal-Silicon- Gate-Technologie gefertigt. Er ist vorgesehen fiir den Einsatz in Geriten der kommerziellen Elektronik, in Mikro- rechnern und in Konsumgiitern. Der UB 8001 C/UB 8002 D kann als lei- stungsfahiger 16-bit-Mikroprozessor in Mi- nimalsystemen (Steuer- und Regeltechnik) sowie in Multiprozessorsystemen und Paral- lelrechnern eingesetzt werden. wo AnschluB8beschreibung AD0 bis AdreB-/Datenleitungen (Tri- AD15 state-Anschliisse) Funktionen: AdreBbit ausgeben - Datenbit tibernehmen (le- sen) Datenbit ausgeben (schrei- ben) . AdreB-Strobe, steigende Flanke zeigt Giiltigkeit der Adressen an (aktiv-Low-Aus- gang) Busausgabeanerkennung MP-BUS ist hochohmig (ak- tiv-Low-Ausgang) Busanforderung (aktiv-Low- Eingang) Byte-/Wort-Zugriffssignal (gibt Auskunft tiber Art des Speicherzugriffs), Tri-state- Ausgang, Low bedeutet wort- weisen Zugriff (plus Lang- wort) Cc Systemakt (+5 V Einphasen- takt) Daten-Strobe, zeigt Giiltigkeit der Daten an (Tri-state-aktiv- Low-Ausgang) innere Verbindung, darf nicht beschaltet werden BUSAK BUSRO B/W i. V. 52 z wl Zz 8 x rH n tr 4 ~~ tm Q 4 SNO bis SN6 STO bis ST3 Daisy-chain-Eingang fiir Mul- tiprocessing (Eingang aktiv-Low) Daisy-chain-Ausgang fiir Mul- tiprocessing (Ausgang aktiv-Low) Low zeigt einen Speicher- transfer an, High einen Trans- fer mit E/A-Port (Tri-state-aktiv-Low-Ausgang) Nicht maskierbarer Interrupt durch fallende Flanke ausge- lst (flankengetriggerter Low- aktiver-Eingang) Normal-/System-Betriebsart (Tri-state-Ausgang, Low zeigt den System-Mode an) Nicht vektorisierbarer Inter- rupt (Eingang aktiv-Low) Riicksetzen des Mikroprozes- sors (Eingang aktiv-Low) Schreib-/Lese-Leitung (Tri- state-Ausgang; Low bedeutet Schreibvorgang) , Segmentierungstrapsignal der Speicherverwaltungseinheit an den Mikroprozessor (Ein- gang aktiv-Low, nur UB 8001 C) Segmentnummer zur segmen- tierten Speicheradressierung (Ausginge aktiv-High, nur UB 8001 C) STATUS-Informationen iiber jeweiligen Zustand des Mikro- prozessors (Ausgange aktiv- High) Signal zur Einzelbefehl-Verar- beitung (Eingang aktiv-Low) Vektorisierte Interruptanfor- derung (Eingang aktiv-Low) Speicher, E/A-Gerite nicht bereit fiir Dateniibertragung (Eingang aktiv-Low)2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D ang () 1 4 48 [) ADs aps C] 2 47 [J SN6 ADi0 CT] 3 46 CL] SNS aon C] 4 45 [J aAo7 ao2 CT) 5 44 [J aos aoi3 (] 6 43 [) ADs STOP] 7 42 [ SN4 I 8 41 Ads ADs C] 9 40 1) AD3 AD O10 39 DM Adz +5v (11 38 [| Apt we () 12 37 [J SN2 nye] 13 36 [I 9 ev seet [J 14 35 |) TaKTC Wet 15 34 [) AS RESET [j 16 33 iv wo (17 322 O aw MREQ CT] 18 3279 NS Ds- (J 19 30 RW st3 OJ 20 29 OBu st2 21 28 a st1 (J 22 27 (1) BU st (] 23 26 [J SNg SN3 (J 24 25 SN1 a) Bild 1 AnschluBbelegung; a U 8001, b - U 8002 Funktionsbeschreibung Der UB 8001 C/UB 8002 D ist etn 16-bit-Mi- kroprozessor, der eine groBe Vielfalt an Ap- plikationen aufweist. Die Leistungsfahigkeit seines Befehlssatzes wird vor allem durch einen hohen Grad an RegelmaBigkeit, durch zahlreiche Register, Datentypen und Adressierungsarten erreicht. Ein Befehls-Holezyklus von 3 Taktperioden ist Grundlage eines hohen Datendurchsatzes des Mikroprozessors mit relativ niedriger Taktfrequenz, wodurch Speicher mit einer ADg 1 ~ 40 [] aod aD1i0 fT] 2 39 [J AD8 api fC] 3 38 [) Ab? aoi2] 4 37 ave ADI3O) 5 36 [ADS Stop [] 6 35 (J ADS MI | 7 34 [J AD3 anis] 8 33 [) ap2 a0% {9 32 ao sv C1 10 2 DO ov. ve an 30 ( Taktc Nvi Cf 12 29 (1 AS NMI OC] 13 2D iv. Reset C] 14 27 OO aw Mo 15 26 7 ON/S MReo Cj 16 2 1 RIW Bs C17 24 [] BUSAK sT3 CO 18 23 [1 WAIT st2 ( 19 22 [1 BUSRQ st1 [] 20 21 stg b) vergleichsweisen langen Zugriffszeit verwen- det werden knnen. Der UB 8001C hat einen vielseitigen Regi- stersatz, der aus 16 gleichartigen 16-bit-Uni- versalregistern (Akku, Index, Stack) besteht und auch Byte- und 32-bit-Wortoperationen ermoglicht. Es knnen 8 Datentypen von bits bis Vierfachworten (64 bit bei Multipli- kation und Division) verarbeitet werden, und es existieren 8 Adressierungsarten. Der Mikroprozessor kann im System- und Nor- malmode arbeiten. Der Systembetrieb ge- 332. Mikroprozessoren = JuUB 8001 . | o9 aS p34 B4 an a 39_] ap mreq p18 2_| aos Riw }30- 43) ans ws [3 ] aps aw |32- 4_! ane S4 407 stp | 23 8 ave sti }-22- 2_| apo st2 | 21_ 34 avo sT3 | 20. 41 aon 2] api2 8 now] | snp f - OS pow sui }- 3 34 apis sn2_ | 32- - sng -24 28.4 wair sng [42 24 stop sus | 6 84 Reser] sue. | Sd NM 24 v Bq nv 44 sect 381 . 27_ BusRQ BuSAK b-23_ 8 Mo p17 a) Bild 2 Logiksymbol; a U 8001; b - U 8002 stattet privilegierte Operationen. Dadurch. wird das Erarbeiten von Betriebssystemen gefordert. Einfach auszuwertende Mikroprozessor- . Steuersignale (STATUS STO bis ST3) er- mdgiichen ein exaktes Timing des gemulti- _ plexten AdreB-/Datenbusses. Alle An- schliisse sind TTL-kompatibel. Eine fein 54 ~~ |uB 8002 ae AD AS p29 Z 4} p91 | ee 33_| ap2 mREQ p16 34_| AD3 RAW | 25 8 aps ws pS 3] aps aw |22> 37_! ans B84 an7 | > | sm PAL 34 ape st, -2e 1_ aps stg L198 2 sow | srg | 344 apn 4_| ani2 2 aor 2) aon 8 1 apis 24 war 4 stop 44 Reser !3-4 ami ly w 2d wm O 24 pusrq| Jausak b-24 Ad Mi mo pS hl nivelierte Interruptstruktur mit 3 Interrupt- ebenen und 5 Trapunterscheidungen ist vor- handen. Das spezielle Refresh-Register kann fur den Einsatz dynamischer Speicher programmiert werden. Der Schaltkreis wird in 2 Versionen angebo- ten: UB 8001C als 48poliger segmentierter2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Ls interner Bus Befehlsregister ww Befehls - 1% bit Dekodierer Kodierer Adrefi-/ Daten | eit Austi inheit Multipien Adrefi-/ in Randomiogik logik - K > Datenbus [> und AD bis Mikro-/Makro- lzweckregister} : Treiber AD 15 kodegenerator (UB 8002 D-17) } (UB8001 D-18) , 7 bit Segment- Y Adreti - ; leitungen SNG bis 0 SN6 interner MP-Steuer- Adrefibus register : (16 bit) System OOK | Aut timing PrinzipPorallet- Zdhlier/ ti ik zur AUS - Zeitgeber G sbe - Inkrement- schleunigung Nk (+2) Bild 3 Ubersichtsschaltplan Mikroprozessor, UB8002D als 40poliger nichtsegmentierter Mikroprozessor. Der Hauptunterschied zwischen beiden ist der AdreBbereich: Der UB 8001C kann di- rekt 8 MByte Speicher adressieren. Der UB 8002 D adressiert direkt 64 KByte. Spezielle Befehle und die Systemarchitektur erlauben es, optimal mit Compilern zu arbei- ten sowie wirkungsvolle Betriebssysteme zu erstellen und sichern ein breites Anwen- dungsfeld. Eine ausfithrliche Funktionsbeschreibung und eine vollstandige Befehlsliste des UB 8001C und UB 8002 D liegen in einer umfangreichen Technischen Beschreibung UB 8001 C/UB 8002 D vor. , Tabelle 1 Zuordnung der Register zu einem Binarwert des src- bzw. dst-Feldes im Op- kode Vier- Dop- Wort- Byte- Binir- fach- pel- regi- Regi- kodierung fegi- regi- ster ster ster ster RQO RRO RO RHO 0000 . R1 RHi 000.1 RR2 = R2 RH2 0010 R3 RH3.0011 RQ4 RR4 R4 RH4 0100 RS RH5 0101 RR6 R6- RH6 0110 R7 = RA7 0111 RQ8 RR8&-~ R8 RLO.1000 R9 RL1 1001 RR10. R10 RL2 1010 R11 RL3 1011 RQ12 RR12 R12 RL4 1100 R13 RLS 1101 RR14 R14 RL6 1110 R15 RL7 1111 552. Mikroprozessoren Doppel- Wort- Doppet Wort- _Byte- Byte~ 4-fach- Byte - Byte - -fach - register register register register Register register register register register Register Rd (7_RHO Of Rip Oo] | _ 4 RRO {" ZRH 9 Ro CRO Ro , Ri fi5_RH1 RL 0 RRQ - L Rag -LR1 . FS RHI RL1 0 R2 RH2 ,- p ROG RR2 R2 RL2 R3 (__RH3_ 7 RL3 J RR2 < R3 REG J R4 RL4 : 5 RR4 " , [RE RL4 , Ro Ces Te bg, 6 Les RLS e RQ4 (Rus TRS) R6 RUG - & RQS RR6 R6 _ UR? RL7 J RR6 bs < R? 3 Re f5 0 RRB re f5 CdS RQ Ce RRB e ROB Ro De) R00 Co . > RQ8 RR10 . R00 (_) R10 Ce RR10 Re) R12. [ RR129 | R12 ( R13 RR12 i R012 , System-Stapelzeiger > RM | eegment-Ne) ar, JP Normal-Stapetzeiger ' Wt Liseenense] "} rae ae RR14 System-Stapelzei RIS > zeiger RIS fset~Adresse)> bo Normat- Stapetzei R15 Offset-Adresse oer a) , Bild 4 | Registerstruktur; a - U 8001, b U 8002 Tabelle 2 Betriebszustinde ST3 ST2 ST1 STO Nr. Bedeutung interne Operation Auffrischen des dy- namischen RAM- Speicherbereiches E/A-Operation mit allgemeiner Anwen- derschnittstelle E/A-Operation mit der MMU (Befehle SINDR, SINI, SOTIR, SOUT) Ein-/Aus- gabe-Opera- tionen - 562.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D MP akzeptiert einen Segment-Trap MP akzeptiert einen NMI (nicht nfaskier- ter Interrupt) MP akzeptiert einen NVI (nicht vektori- sierter Interrupt) ~ MP akzeptiert einen VI (Vektorinterrupt) Interrupt-An- erkennungs- Operationen 10 11 12 13 Anforderungszyklus fiir den Datenspei- cher Anforderungszyklus fiir den Stackspei- cher EPU-Anforderung fiir den Datenspei- cher EPU-Anforderung fiir den Stackspei- cher Befehlszyklus fiir n- tes Wort im Code- Speicher Befehlszyklus fir er- stes Wort im Code- Speicher Speicher- Operationen 14 15 Transfer-Operation von der EPU zum MP ohne definierten Be- triebszustand (reser- viert)2. Mikroprozessoren Tabelle 3 Befehlsliste in Befehlsgruppen alphabetisch geordnet - =BIT in einem Wortregister Mne- Befehlsbeschreibung Daten- Operanden Adressie- Flags monic art rungsart aktiv Arithmetische Befehle ADC Addition mit vorhergehendem B,W dst,src R C,Z,S,V, Ubertrag, der dem Quellope- D),H?) rand hinzugezahlt wird ADD Addition, mit Vorzeichen, B,W,L dst,sre R,IM,IR, __C,Z,S,V, Zweier-Komplement |. DA,X D),H}) CP Vergleich eines Speicherinhal- B,W~ dst,src IR,DA,X = C,Z,S,V tes, Subtraktion Vergleich eines Registerinhalts, B,W,L dst,src R,IM,IR, C,Z,S,V Subtraktion DA,X DAB Korrekturfunktion einer vorher-. B dst R C,Z,S gehenden Addition oder Sub-. traktion von Binr-BCD-Werten ' DEC in beliebiger Operand in Regi- B,W dst,src R,IR,DA,X Z,S,V ster oder Speicher wird ernied- rigt (um 1 bis 16) DIV bindre Division, mit Vorzei- W,L dst,sre R,IM,IR, C,Z,S,V : chen, Ergebnis in Register mit DA,X doppelter Lange EXTS das Vorzeichen-Bit der niedri- B,W,L_ dst R ~ geren Hilfte eines Operanden : * wird auf die obere Halfte des ; Operanden bezogen . INC - ein beliebiger Operand in Regi- B,W dst,src R,IR,DA,X Z,S,V ster oder Speicher wird erh6ht (um 1 bis 16) MULT bindre Multiplikation, mit Vor- W,L dst,src R,JM,IR, C,Z,S,V zeichen, Ergebnis in Register DA,X - mit doppelter Lange , NEG Bildung des echten Komple- B,W dst R,IR,DA,X C,Z,S,V ments, Zweier-Komplement x > 20 x SBC Subtraktion mit vorgehendem B,W dst,src R C,Z,S,V, Ubertrag, der dem Quellope- D}),H!) rand hinzugezahlt wird SUB Subtraktion, mit Vorzeichen, B,W,L _ dst,sre R,IM,IR, C,Z,S,V, Zweier-Komplement-Addition DA,X D),H!) Bit-Manipulation . Abfrage eines bestimmten Bits B,W dst,sre R,IR,DA,X Z 582.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Mne- Befehlsbeschreibung Daten- Operanden Adressie- Flags monic art rungsart aktiv RES setzt ein bestimmtes Bit in einem Operand, Wort oder Byte auf Null, Bit-Nummer als Zahl ' statisch: direkter Wert ange-. B,W dst,src R,IR,DA,X - geben - dynamisch: Register enthailt B,W dst,src R - den Wert SET setzt ein bestimmtes Bit in einem Operand, Wort oder Byte auf Eins, Bit-Nummer als Zahl - statisch: wie RES B,W dst,sre R,IR,DA,X - dynamisch: wie RES B,W dst,src R ~ TCC siehe unter logische Befehle B,W cc,dst R to TSET Abfrage eines Operanden, ob B,W dst R,IR,DA,X S das MSB gesetzt ist; war es ge- setzt, alle Bits des Operanden werden auf Fins gesetzt Blocktransfer- und String-Manipulation CPD Vergleichsfunktion Register B,W dst,src, IR (C),Z, oder Speicher mit dekrementie- r,cc (S),V ren eines Zahlerregisters CPDR Vergleichsfunktion mit dekre- B,W dst,src, IR . (C),Z, mentieren, repetierend r,cc (S),V CPI Vergleichsfunktion Register B,W dst,src, IR (C),Z, oder Speicher mit inkrementie- r,cc (S),V ren eines Zahlerregisters . CPIR Vergleichsfunktion mit inkre- B,W dst,src, IR (C),Z, , mentieren, repetierend r,cc (S),V CPSD Vergleichsfunktion zweier Zei- B,W dst,src, IR (C),Z, chenketten im Speicher mit de- r,cc : (S),V krementieren eines Zahlerregi- . ' sters - CPSDR __Vergieichsfunktion zweier Zei- B,W dst,src, IR (C),Z, _chenketten mit dekrementieren, I,cc (S),V - repetierend ae CPSI Vergleichsfunktion zweier Zei- B,W dst,src, IR (C),Z, chenketten im Speicher mit in- r,cc (S),V krementieren eines Zahlerregi- sters CPSIR Vergleichsfunktion zweier Zei- B,W dst,src, IR (C),Z, chenketten mit inkrementieren, r,cc (S),V repetierend LDD laden von Datenblcken in B,W dst,sre,r IR Vv Speicher, mit dekrementieren eines Anzahl-Zihlerregisters 2 592. Mikroprozessoren Mne- ~_sCBBefehIsbeschreibung Daten- Operanden Adressie- Flags monic . art rungsart aktiv LDDR laden von Datenblcken in B,W dst,sre,r IR Vv) Speicher, mit repetierender Funktion durch dekrementieren eines Anzahl-Zahlerregisters bis Null LDI laden von Datenblcken in B,W dst,src,r IR Vv Speicher, mit inkrementieren ' eines Anzahl-Zahlerregisters LDIR laden von Datenblcken in B,W dst,src,r IR v?) Speicher, mit repetierender Funktion durch inkrementieren eines Anzahl-Zahlerregisters bis Null TRDB Manipulation einer Zeichenket- B dst,src,r IR Vv ten-Tabelle, Stringanzahl-Regi- ster wird dekrementiert ; TRDRB Manipulation einer Zeichenket- B dst,sre,r IR Vv?) ten-Tabelle, repetierende Bear- beitung, Stringanzahl-Register wird dekrementiert bis Null TRIB Manipulation einer Zeichenket- B dst,sre,r IR Vv ten-Tabelle, Stringanzahl-Regi- ster wird inkrementiert TRIRB Manipulation einer Zeichenket- B dst,sre,r IR ZV) ten-Tabelle, repetierende Bear- beitung, Index wird inkremen- tiert, Stringanzahl-Register de- krementiert bis Null . TRTDB Manipulation einer Zeichenket- B srcl,src2, IR Z,V ten-Tabelle mit einer Testfunk- r tion, Stringanzahl-Register wird dekrementiert TRTDRB Manipulation einer Zeichenket- B srcl,src2, IR Z,V ten-Tabelle mit einer Testfunk- , r tion, repetierende Bearbeitung, Index wird dekrementiert, Stringanzahl-Register wird de- krementiert bis Null TRTIB Manipulation einer Zeichenket- B srcl,src2, IR Z,V ten-Tabelle mit einer Testfunk- r tion, Stringanzahl-Register wird inkrementiert . TRTIRB Manipulation einer Zeichenket- B srcl,src2, IR Z,V ten-Tabelle mit einer Testfunk- r tion, repetierende Bearbeitung, Index wird inkrementiert, Stringanzahl-Register wird de- krementiert bis Null 602.3, 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Mne- monic. Befehlsbeschreibung Daten- art Operanden Adressie- Flags rungsart aktiv MP-Steueroperationen COMFLG Komplementbildung beliebiger DI) EI) HALT?) LDCTL?) LDCTL) LDCTLB LDCTLB LDPS?) MBIT) MREQ) MRES?) MSET?) NOP RESFLG SETFLG Flags lschen bzw. Null setzen der beiden Freigabebits von VI und NVI im FCW-Wort setzen der beiden Freigabebits von VI bis NVI im FCW-Regi- ster MP-Operation ist ausgesetzt laden eines Steuerwortes bzw. -Bytes vom Register in FCW, Refresh-Register, Programmsta- tusflache PSAPSEG, PSAPOFF und Normal-Stapelzeiger (NSPSEG, NSPOFF) laden eines Steuerwortes bzw. -Bytes von FCW, Refresh-Regi- ster, PSAPSEG, PSAPOFF und Stapelzeiger ins Register laden des FLAG-Registers (Byte) laden der FLAGs in ein Byte- Register laden Programmstatus, PC-Off- set, PC Segment (nur Segment, MP), FCW Abfrage der MI-Anschliisse fiir ein Multiprozessorsystem, S = Null, wenn MI aktiv Abfrage der MI-Anschliisse, wenn aktiv MO nicht setzen, wenn nicht aktiv> MO aktivie- ren, S-Flag abfragen MO-Anschlu8 H = inaktiv set- zen MO-AnschluB L = aktiv setzen keine MP-Operation setzt ein oder mehrere Flags auf Null setzt ein oder mehrere Flags auf Eins flag int int dst,sre dst,src sre dst - C,Z,S,P/V}) R .- C,Z,S,P, D,H}) R C,Z,S,P/V, D,H!) IR,DA,X C,Z,S,P, DH ~ (Z),S - Z,S ~ C,Z,S,P/V!) - C,Z,S,P/V}) 61 e2. Mikroprozessoren Y Mne- Befehisbeschreibung ~ Daten- Operanden Adressie- Flags monic art rungsart aktiv iib- spe- lich ziell Eingabe/Ausgabe-Befehle (Schnittstellen-Operationen) Jeder E/A-Befehl (ausgenommen (S)IN und (S)OUT) bezeichnet sein eigenes Zahlerregister, das die Anzahl der transferierten Operanden beinhaltet. IN?) mit Hilfe einer Eingangs-Port- B,W dst,sre TR, (@A) - adresse wird ein Operand in ein DA Register geholt IND*) laden eines Port-Operanden in B,W dst,sre,r IR (dR) V einen Speicherplatz mit dekre- my mentieren eines Operandenzih- ders oo _INDR?) laden mehrerer Port-Operanden B,W dst,sre,r IR dR) V) (Datenblock) in Speicherplitze, mit repetierendem Dekrement : eines Operandenziahlers INT3) laden eines Port-Operanden in B,W dst,sre,r IR dR) V einen Speicherplatz, mit inkre- mentieren eines Operandenzh- , lers INIR?) laden mehrerer Port-Operanden B,W dst,src,r IR dR) Vv (Datenblock) in Speicherplatze, mit repetierendem Inkrement eines Operandenzahlers OTDR?) Ausgabe mehrerer Operanden B,W dst,src,r IR (dR) V% (Datenblock) vom Speicher an Ausgabeadressen, mit repetie- rendem Dekrement eines Ope- randenzahlers. *. OTIR?) Ausgabe mehrerer Operanden B,W dst,src,r IR dR). V% (Datenblock) vom Speicher an . Ausgabeadressen, mit repetie- rendem Inkrement eines Ope- randenzahlers 1 OUT?) mit einer Ausgangs-Portadresse B,W dst,src IR, (DA) - wird ein Operand in einem Re- DA gister zu einem Ausgangs-Port gegeben OUTD*) Ausgabe eines Operandenvom B,W dst,src,r IR dR) V Speicher an einen Port, mit de- krementieren eines Operanden- zahlers OUTI>) Ausgabe eines Operandenvom B,W dst,sre,r IR dR) V Speicher an ein Port, mit inkre- mentieren eines Operandenzah- \ lers 62 ow2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Mne- monic Befehlsbeschreibung Daten- art Operanden Adressie- rungsart iib- lich spe- ziell Flags aktiv SIN?) SIND) SINDR) SINE) SINIR?) SOTDR) SOTIR?) SOUT) SOUT) einfacher Ladebefehl, MMU- Register zu MP-Register Blockdaten-Transfer von MMU zu Datenspeicher, automatisch Dekrement des Zieladressenre- gisters, mit dekrementieren eines Operanden-Zahlerregi- sters Blockdaten-Transfer von MMU zu Datenspeicher, repetierendes Dekrement des Zieladred. und Operanden-Zihlerregisters Blockdaten-Transfer von MMU zu Datenspeicher, automatisch Inkrement des Zieladressenregi- sters, mit dekrementieren eines Operanden-Zihlerregisters Blockdaten-Transfer von MMU zu Datenspeicher, repetierendes Inkrement der Zieladresse und dekrementieren des Operan- den-Zahlerregisters Blockdaten-Transfer vom Da- tenspeicher zu MMU, repetie- fendes Dekrement des Quell- adreB-Registers und des Ope- randen-Zahlerregisters Blockdaten-Transfer vom Da- tenspeicher zu MMU, repetie- rendes Inkrement des Quell- adreB-Registers und dekremen- tieren des Operanden-Zahlerre- gisters einfacher Ladebefehl, MP-Regi- ster zu MMU-Register Blockdaten-Transfer vom Da- tenspeicher zu MMU, automa- tisch Dekrement des Quell- adreBregisters, mit dekremen- tieren eines Operanden-Zahler- registers B,W B,W BW BW B,W B,W B,W B,W B,W dst,src dst,sre,r dst,src,r dst,sre,r dst,sre,r dst,src,r dst,src,r dst,src dst,src,r IR IR IR IR IR IR, DA IR (DA) (IR) (IR) (IR) (IR) (IR) (IR) (DA) (IR) Vv) v) Vv) Vv) 632. Mikroprozessoren oder umgekehrt mit einer relati- ven Sprungadressenangabe, ef- fektive Operandenadresse aus Distanz plus momentanem PC- Inhalt 64 Mne- Befehisbeschreibung Daten- Operanden Adressie- Flags monic art rungsart aktiv lb- spe- lich = ziell SOUTE) Blockdaten-Transfer vom Da-, B,W. dst,src,r IR (dR) V tenspeichr zu MMU, automa- tisch Inkrement des Quell- adreBregisters, mit dekremen- tieren eines Operanden-Zahler- registers Mne- Befehlsbeschreibung Daten- Operanden Adressie- Flags monic , , art rungsart aktiv Lade- und Austauschbefehle CLR lschen bzw. Nullsetzeneines B,W dst R,IR,DA,X - Register- bzw. Speicherinhaltes EX Quell- und Zieloperand werden B,W dst,src | R,IR,DA,X - ausgetauscht, im Register oder Speicher LD laden eines Operanden von Re- B,W,L dst,src R,IM,IR,DA, - gister oder Speicher in Register X,BA,BX oder Speicher in allen typischen Adressierungsarten fiir Quell- und Zieloperand . LDA laden einer Adresse in Register W dst,srce R,DA,X,BA, - LDAR berechnen und laden einer rela- W dst, src R,RA - tiven Adresse in ein Allzweck- register aus dem momentanen PC-Wert nach LDAR plus : Distanz LDK . laden einer konstanten Zahl (0 W dst,src R,IM - bis 15) in die niedrigsten 4 bit , eines Wortregisters LDM repetierendes Umladen desIn- W dst,src, R,IR,DA,X - halts im Allzweckregisterfeld in num oder vom Speicher, Register 0 bis 15 wahlweise . LDR laden in Register vom Speicher B,W,L dst,src R,RA -2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Mne:- monic Befehlsbeschreibung Daten- art Operanden Adressie- rungsart Flags aktiv POP PUSH zurtickholen von Daten, Status- werten oder Adressen aus dem Stack in das Arbeitsregister oder den Datenspeicher inverser Befehl zu POP, ver- schieben von Daten, Statuswer- ten oder Adressen aus Arbeits- registern oder Datenspeicher in den Stapelspeicher W,L WAL f dst,src dst,src R,IR,DA,X R,IM,IR, DA,X Logische Befehle AND COM OR TCC TEST XOR logische UND-Funktion, von Quell- und Zieloperand Komplementbildung eines Re- gister- oder Speicherinhalts logische ODER-Verkniipfung des Quell- und Zieloperanden bildet einen Operanden nach Booleschen Gesetzen als Folge einer logischen Operation des vorangegangenen Befehls, in dem 4 bit cc-Feld ist die abzu- fragende Bedingung enthalten testet einen Operanden nach einer logischn ODER-Ver- knipfung, Test auf Inhalt Null und gesetztem MSB logische exklusiv-ODER-Ver- knipfung des Quell- und Ziel- operanden B,W B,W B,W B,W B,W,L B,W dst,sre dst dst,src . cc, dst dst dst,srce R,IM.,IR, DA,X R,IR,DA,X R,IM,IR, - DA,X R R,IR,DA,X R,IM.LIR, DA;X Z,5,P Z,S,P Z,5,P Z,5S,P Z,S,P Programm-Steuerbefehle CALL CALR DINZ retten des laufenden Programm- zahlerwertes in den Stapel, la- den des neuen PC-Wertes retten des laufenden PC-Wertes in den Stapel, berechnen und laden des neuen PC-Wertes aus PC 2 X Distanz, ent- spricht: Zweier-Komplement von PC + Zweier-Komplement 2 x Distanz Schleifensteuerung durch de- krementieren und abfragen, bei Null wird neuer PC geladen B,W dst . dst - gdst IR,DA,X RA 652. Mikroprozessoren Mne- Befehlsbeschreibung - monic Daten- art Operanden Adressie- rungsart Flags aktiv IRET) Riicksprung aus Interrupt-Ser- viceroutine; laden von Ken- nung, FCW-Register und PC- Wert der letzten Programmzeile des vorhergehenden Programms vor der Interrupt-Anerkennung JP bedingter Sprung in eine Unter- ' routine, laden des neuen abso- luten PC-Wertes JR relativer bedingter Sprung in eine Unterroutine, berechnen und laden des neuen PC-Wertes aus ~ PC plus zweimal Distanz entsprechend Zweierkomple- ment, PC plus zweimal Distanz RET Rickkehr aus Unterroutine nach Bedingung, ladt aus dem Stapel den letzten Stand des PC vor dem Sprung in das Unter- programm wieder in den PC zu- riick SC ermglicht einen Aufruf im Normal-Mode und hat das Ziel, den MP in den System-Mode und/oder segmentierten Mode zu setzen ce,dst IR,DA,X cc, dst RA cc - src IM C,Z,S,P, D,H Schiebe- und Rotationsbefehle RL schiebt Inhalt in Register an MSB links in Carry und am LSB wieder in das Register um 1 oder 2 bit-Stellen eq} RLC schiebt Inhalt in Register an MSB links durch Carry und am LSB wieder in das Register um 1 oder 2 bit-Stellen fe}fo B,W B,W dst,src R dst,sre R C,Z,S,V C,Z,8,V 662.3. I 6-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Mne- monic Befehlsbeschreibung Daten- art Operanden Adressie- rungsart Flags aktiv RLDB RR RRDB SDA geschlossene Linksverschie- bung eines BCD-Digits tiber drei Dezimaistellen am niedrig- sten Digit wieder in das Regi- ster schiebt Inhalt in Register an LSB rechts in Carry und an MSB wieder in das Register um 1 oder 2 bit-Stellen Cr} Lg schiebt Inhalt in Register an LSB rechts durch Carry und am MSB wieder in das Register um 1 oder 2 bit-Stellen | geschlossene Rechtsverschie- bung eines BCD-Digits tiber . drei Dezimalstellen am hch- _ sten Digit wieder in das Regi- + ster verschiebt Inhalt in Register arithmetisch nach links oder rechts, je nach Vorzeichen des Quelloperanden in einem ande- ren Register; die Zahl im Quell- operand bedingt die verschobe- nen Stellen; B = 8, W = 16, L = 32 max. Stellen | [cop B B,W B,W dst,src dst,src dst,src dst,sre . dst,sre R Z,(S) C,Z,S,V C,Z,5,V _ ZS) C,Z,8;V 672. Mikroprozessoren Mne- monic Befehlsbeschreibung Daten- Operanden Adressie- art rungsart Flags aktiv SDL . SLA SLL SRA SRL verschiebt Inhalt in Register lo- B,W,L dst,src gisch nach links oder rechts, je nach Vorzeichen des Quellope- randen in einem anderen Regi- ster; die Zahl im Quelloperand bedingt die verschobenen Stel- len; B > 8, W = 16, L = 32 max. Stellen Td | verschiebt Inhalt in Register B,W,L dst,sre arithmetisch nach links in Carry um die im src-Operand angegebene Zahl; B = 0 bis 8, W = 0 bis 16, L=0 bis 32 verschiebt Inhalt in Register lo- B,W,L dst,src gisch nach links in Carry um die im src-Operand gngegebene Zahl; B = 0 bis 8, W = 0 bis 16, 0 L=0 bis 32 [ | 0 verschiebt Inhalt in Register B,W,L dst,src arithmetisch nach rechts in Carry um die im src-Operand angegebene. Zah!; B= 0 bis 8, | Oo s: a ~ ON r oO st = a w wo , | | \ verschiebt Inhalt in Register lo- B,W,L dst,src gisch nach rechts in Carry um die im src-Operand angegebene Zahl; B = 0 bis 8, W = 0 bis 16, L=0 bis 32 \ Oo [>] R C,Z,S,(V) C,Z,S,V C,Z,S,(V) C,Z,S,V) C,Z,S,(V) 1) Flags nur bei Byte-Operationen aktiv. 2) Flag wird gesetzt. : 3) Alle Befehle sind privilegierte Befehle, die nur im System-Mode ausgefiihrt werden knnen. Diese Vereinbarung gilt fiir beide Mikroprozessor-Versionen. 4) Flag wird gelscht. 682.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D 1. Erkldrung zu Tabelle 3 Adressierungsarten Mode Operandenadressierung Operandwert im Befehl in einem im Speicher Register : Register- Inhalt des Registers Register (R) | adresse Operand Direkt (IM) Operand im Befehl Register Register- [J adresse {+ Operand Inhalt des durch ein Register indirekt (IR) | adresse adressierten Speicherplatzes Ad Inhalt des durch den Befehl di- OTesse Adresse >| Operand rekt adressierten Speicherplat- direkt (DA) Zes Register- || Distanz- Inhalt des Speicherplatzes, der adresse adresse durch Basisadresse (im Befehl) Index (X) Basis- d plus Distanzadresse (in einem Operand | durch den Befehl adressierten adresse Register) adressiert ist Relative Adres- Programm- Inhalt des Speicherplatzes, der sierung (RA) Disianee zahlerstand durch den Programmzihler- istanz- ; , stand plus Distanzadresse rrr : adresse Operand adressiert ist Register- Basis- Inhalt des Speicherplatzes, der Basis-Adres- |adresse adresse durch Basisadresse (in einem sierung (BA) Distanz- durch den Befehl adressierten }_--_-__ (+)-! Operand | Register) plus Distanzadresse adresse (im Befehl) adressiert ist a Register- | ,} Basis- Inhalt des Speicherplatzes, der cadizierte Ba adresse adresse durch Basisadresse plus Di- Register- Distanz- stanzadresse (beide in je einem rung (BX) adweese adresse Operand | durch den Befebl adressierten Register) adressiert ist 692. Mikroprozessoren 2. Erklarung zu Tabelle 3 Bedeutung der Flags: Cc. ._sUbertrag Z Null S Vorzeichen P/V __ Paritdt/Uberlauf D __ Dezimal-Korrektur H * Digit-Ubertrag (Flag) = Flag ist undefiniert dst Ziel-Register src Quellen-Register ce Bedingungsfeld r Zahlerregister flag direkte Flag-Operationen num gibt Anzahl der Zyklen an int Beeinflussung der Freigabebits fiir Interrupt (VI, NVIY Erweiterte Befehle (mit EPU): ~ Speicher laden von EPU EPU laden vom Speicher - EPU laden von MP FCW laden von EPU - EPU laden von FCW interne EPU-Operationen 3. Erklarung zu Tabelle 3 Befehlsformat allgemein Beispiel: Langwortoperation (max. 5 16-bit-Worte beim UB 8001 C) Adres- Quellen- Ziel - Re-~ sie - Befehiscode Wor- Register gister - rungs- _ te/ sre -Feld dst - Feld art : Byte 3 Befehls - 5 4}13 122 "1 +0 9] 8 7 65 443 2 1,0 definition L L 1. 4. 1. 4. 4 L L L Adresse oan 118 e g men t (kurzer Offset oder HOO) beim UB8002D langer Offset 8.800 1C Operand 31 __ 016-031 6 15 : DO -D15 . 0 70 2,3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Adressierungs- dst src art 1 0 R R 0 0 R IM (sre = 0) 0 0 R IR (src +0) 0 1 R DA (src = 0) 0 1 R X (src +0) 0 0 IR IM (dst + 0) 0 1 DA IM (dst = 0) . 0 1 Xx IM (dst + 0) 1 0 R IM l Befehisformat mit 4-bit-Bedingungsfeld (cc-Feld) Beispiel: Stringvergleich CPSDR, CPSIR wis src J l 1 1 1 in } J i l 4 i Zahlerregister dst cc r Bedingung Mit dem ce-Feld knnen 22 Bedingungen codiert werden, wobei sich gleichlautende Codes fiir einige Bedingungen ergeben. Tabelle 4 Haupt- und Nebenkenngr6Ben (Einstellwerte cc = 4,75 Vv; Uy = 0,8 V; Oy, =2 Vv; Une = 0,45 Vv; Uuaic = 4,85 V; C, = 100 pF; 9, = 25 C/70 C) A KenngrBe Kurz- Einheit; Kleinst- GrdBt- zeichen') wert wert Eingangsreststrom ly pA - 20 (fiir Uce = 5,25 V) / Eingangsstrom am SEGT- Iisgort pA - -100 Anschlu8 . (fiir Uce = ,25 V) Ausgangsreststrom Tou 20 (fiir Uc = 5,25 V) H-Ausgangsspannung bei Up Vv . 2,4 - Belastung L-Ausgangsspannung bei Uo. Vv - 0,4 Belastung : (fiir Uec = ,25 V) - Funktionsfihigkeit bei mi- Uoz Vv - 0,4 712. Mikroprozessoren KenngroBe Kurz- Einheit Kleinst- Grsgt- zeichen!) wert _ wert nimaler Betriebsspannung Up, Vv 2,4 - Funktionsfahigkeit bei ma- Uo, Vv - 0,4 ximaler Betriebsspannung Up, vi. 2,4 - (fiir Uce = $,25 V) : Stromaufnahme Toc mA - 300 (fir Uce = 5,25 V) , LH-Flanke des Taktes bis tagsnay ns - 130 Segmentnummer giiltig (6) LH-Flanke des Taktes bis tacysnny ns ' 20- - Segmentnummer ungiiltig (7) , : LH-Flanke des Taktes bis tucaz) ns - 65 alle Tristate-Anschliisse (8) floaten LH-Flanke des Taktes bis tucya) ns - 100 Adressen giiltig (9) LH-Flanke des Taktes bis taccaz) ns ~ 65 Adressen floaten (10) LH-Flanke des Taktes bis tacpw) ns 7 100 Schreibdaten giiltig (14) Verzgerungszeit von HL- tacoury ons - 80 Flanke des Taktes zu HL- = (18) Flanke von MREQ Verzgerungszeit der HL- tacauzy ns - 80 Flanke des Taktes zu LH- = (23) Flanke von MREQ Verzgerungszeit der LH- taccasp ns - 80 Flanke des Taktes zu HL- (24) Flanke von AS Verzgerungszeit der HL- taccasy ns - 90 Flanke des Taktes zu LH- (26) Flanke von AS Verzdgerungszeit von taaz(DsR) ns 0 - Adressen floaten bis HL- (31) Flanke von DS (Lesen) Verzdgerungszeit der HL- tacwosn ns - 70 Flanke des Taktes za LH- (34) Flanke von DS Verzgerungszeit der LH- tacos ns - 120 Flanke des Taktes zu HL- (37) Flanke von DS VerzOgerungszeit von HL- tacwsw) ns - 95 Flanke des Taktes zu HL- (39) Flanke von DS (Schreiben) Verzgerungszeit der HL- taceosp ns - 120 Flanke des Taktes zu HL- (42) Flanke von DS (E/A) 722.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D KenngrBe Kurz-. Einheit Kleinst- GrBt- zeichen') wert wert Verzogerungszeit der LH- = tacqpsay ns - 120 Flanke des Taktes zu HL- (45) Flanke von DS (Anerken- nung) Verzgerungszeit der HL- tacis) ns - 110 , Flanke des Taktes zu STA- (47) TUS giiltig VerzOgerungszeit der LH- tacymoy ns - 120 Flanke des Taktes bis MO (59): Verzogerungszeit der LH- tacaaxn ns - 100 Flanke des Taktes zu LH- (66) Flanke von BUSAK Verzgerungszeit der LH- tscpaxn ns - 100 Flanke des Taktes zu HL- (67) Flanke von BUSAK 1) Die angegebenen Nummern entsprechen den im Diagramm Zeitverhalten (Bild 5) eingetragenen Zeiten. Tabelle 5 Grenzwerte bei Us, = 0 V; 9, = 0 bis 70C Kenngro8e . Kurz- Einheit Kleinst- GrdBt- zeichen wert wert Betriebsspannung Uce Vv -0,5 7 Eingangsspannung U; Vv ~0,5 7 Lagerungstemperaturbe- Dotg C -55 125 reich . Tabelle 6 Statische Betriebsbedingungen Kenngr6Be Kurz- Einheit Kleinst- GrdBt- 1 zeichen wert wert Betriebsspannung Vce Vv 4,75 $,25 Eingangsspannung Un, Vv 0,5 0,8 Uy Vv 2 Ucc+0,3 Eingangsspannung HIGH Uyures Vv 2,4 Uect 0,3 am RESET-AnschluB8 Takteingangsspannung , Vict Vv 0,5 0,45 ICH Vv Ucc0,4 Uoct+0,3 Betriebstemperaturbereich 9, C 0 bis 70 732. Mikroprozessoren RESET NMI ViNVI SEQT SNg- AD bis AD'S AS Speicher lesen icher Sree Eingabe / Ausgabe 1) RAW, NS, BW 1) interruptanerkennung Bild 5 Zeitverhalten , . 74 .- 2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Tabelle 7 Dynamische Betriebsbedingungen bei 0 bis 70C KenngrBe Kurz- Einheit Kleinst- GrdBt- zeichen wert wert Eingangsfrequenz Soc MHz 05 4 Taktperiode tec ns . 250 2000 (1) HIGH-Breite des Taktes tecu ns 105 2000 (2) LOW-Breite des Taktes twe ns 105 2000 (3) Abfalizeit des Taktes tee ns - 20 (4) Anstiegszeit des Taktes tre (5) ns - 20 Setzzeit fiir Lesedaten bis tupac) ns 30 - HL-Flanke des Taktes (12) Haltezeit fiir Schreibdaten typras) ns 0 - bis LH-Flanke von DS (15) Setzzeit fiir RESET bis tre ns 180 - LH-Flanke des Taktes (49) Haltezeit fiir RESET bis tre) ns 0 - LH-Flanke des Taktes (50) . LOW-Breite von NMI twnm1(51) ns 100 - Setzzeit fir NMI bisLH- tanrmo ns 140 - Flanke des Taktes (52) Setzzeit fiir VI, NVI bis tevic) ns 110 - LH-Flanke des Taktes (53) Haltezeit fir VI, NMI bis tiv ns 20 - LH-Flanke des Taktes (54) Setzzeit fir SEGT bis LH- t,sgr ns 70 - Flanke des Taktes (55) Haltezeit fiir SEGT bis taser ns. 0 - LH-Flanke des Taktes (56) Setzzeit fiir MI bis LH- tency ns 180 - Flanke des Taktes (57) Haltezeit fiir MI bisLH- tay ns 0 - Flanke des Taktes (58) Setzzeit fiir STOP bis HL- tsstx@@) ons. 140 - Flanke des Taktes (60) Haltezeit fiir STOP bis thsTP(C) ns 0 - HL-Flanke des Taktes (61) Setzzeit fir WAIT bis HL- tuye ns 50 - Flanke des Taktes (62) Haltezeit fiir WAIT bis two) ns 10 - HL-Flanke des Taktes (63) Setzzeit fiir BUSRQ bis teBRaIC) ns 90 - LH-Flanke des Taktes (64) Haltezeit fur BUSRO bis thpra@ ns 10 - LH-Flanke des Taktes (65) 75x 2. Mikroprozessoren Tabelle 8 Zeiten, die von der Taktperiode abhingig sind KenngrdBe Kurz- Einheit Kleinst- Grdst- zeichen wert wert Adressen giiltig bis Leseda- tgamr ns - 475 tenanforderung giiltig (11) LH-Flanke von DS bis tapsca) ns 80 - Adressen aktiv (13) Verzgerungszeit von tapwips) ns 295 - Schreibdaten giiltig zu LH- (16) Flanke von DS Verzgerungszeit von taacmr) ns 35 - Adressen giiltig zu HL- (17) Flanke von MREQ . HIGH-Breite von MREQ = twurn ns 210 - (19) HL-Flanke von MREQ bis tama) os 70 - Adressen nicht aktiv (20) Verzgerungszeit von tapwosw) ss 55 - - Schreibdaten giiltig zu HL- (21) Flanke von MREOQ HL-Flanke von MREQ bis = tamara ns 375 - Lesedatenanforderung gul- (22) tig : . Verzgerungszeit von taacas) ns 55 - Adressen giiltig bis LH- (25) Flanke von AS LH-Flanke von AS bis Le- taasr) ns 360 - sedatenforderung giiltig (27) Verzgerungszeit der LH- tapscas) ns 710 - Flanke von DS zu HL- (28) Flanke von AS LOW-Breite von AS twas ns 85 - - (29) Verzgerungszeit der LH- taascay ns 70 - Flanke von AS zu Adresse (30) nicht aktiv Verz6gerungszeit der LH- tdaspsry ns 80 - Flanke von AS zu HL- (32) Flanke von DS (Lesen) HL-Flanke von DS (Lesen) tapsawry 8 205 - bis Lesedatenanforderung (33). gilltig , LH-Flanke von DS bis tapsow) ns 75 - Schreibdaten und STA- _- (35) TUS nicht giiltig VerzOgerungszeit von taa@srR) ns 180 - Adressen giiltig zu HL- (36) Flanke von DS 762.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Kenngr6Be Kurz- Einheit Kleinst- GrdBt- . zeichen wert wert ' LOW-Breite von DS (Le- tunsr ns 275 sen) (38) LOW-Breite von DS tupsw ns 185 (Schreiben) __ (40) HL-Flanke von DS bis Le- tapsiozy ns 330 sedatenanforderung giiltig (41) LOW-Breite von DS (Ein-/ typs ns 410 Ausgabe) (43) so Verzogerungszeit der HL- tuasypsa) ns 1065 Flanke von AS zu HL- (44) _ Flanke von DS Anerken- nung Verzgerungszeit der HL- tapsa@ry ns 455 Flanke von DS (Anerken- (46) nung) zu Lesedatenanfor- . derung Verz6gerungszeit von tascas) ns 50 STATUS giiltig zu LH- (48) Flanke von AS giiltige Adressenbreite twa ns 150 ~ (68) LH-Fianke von DS bis tapscs) ns 80 STATUS nicht giiltig (69) i F Eine Berechnung ist nach folgender Tabelle moglich: Tabelie 9 Symbol Gleichung Symbol Gleichung taa(DR) 2tec + twon 130 ns taAs(DSR) two 25ns tapsca) twot 25 ns tapsr@r) too t+ twon + 150 ns tapwws) toc + tucu 60 ns tapsw) tywcr 30 ns taA(MR) twcn 50 ns taasr) tec 70 ns twMRH tec 40 ns twosr toe + twor 80 ns tamRia) tue 35 ns twosw be 65ns tapwisw) two 50 ns tapsi(DR) / 2bec 170ns tamR(DR) 2tec =- 130 ns tups Lt _ 90 ns taacas) tywou 50 ns taas(DSA) 4toc + two, 40 ns Caas@R) 2 toc ~ 140 ns TaDSACDR) 2tee + lwcu - 150 ns tapstas) twcy 35 ns tascas) twou 55 ns twas twou -~ 20 ns twa toc ~ 90 ns Tasca) twor ~ 35 ns tapsis) twet ~ 25 ns ( v 77N 2. Mikroprozessoren Zeitverhalten - Das zusammengefaBte Diagramm iiber das Zeitverhalten (Bild 7) des UB8001C/ UB 8002 D spiegelt nicht die richtige Rei- henfolge des zeitlichen Ablaufs in dem Mi- kroprozessor wider. , Im Diagramm wird das Verhiltnis einzelner | Zeitintervalle zueinander dargestellt. Dabei Ti T2 SNO-SN6 Speicheradresse OS Schreiben RW Schreiben 78 WAIT-Zustand einge figt sind die Abstiinde der MaBpfeile kein MaB fiir die wirklich auftretenden Zeitwerte. Exakte Aussagen dazu liefern die in Ta- belle 4, Tabelle 7 und Tabelle 8 angegebe- nen dynamischen Kennwerte. Die Erklarungen zu Signal-Kurzbezeichnun- .. gen knnen der AnschluBbeschreibung ent- nommen werden. T3 .. Bild 6 Zeitablauf: Speicher lesen und schreiben2.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D Tt T2 TWA T3 Datenausgabe Bild 7 Zeitablauf: Eingabe/Ausgabe 792. Mikroprozessoren letzter Maschinen - zyklus eines Befehi beliebigen Befehis holen Anerkennungszyklus - - IF1 abge~ automatische WAIT-Zustdnde T? T2 T3 71...77 iT1 T2 Twa Twa TWA Wa T3 14 TS FU ar Uren wa TTL ows )Xin_]X Anerkennung DS \ / 0 _X_- Kecrnena_) MREQ Bild 8 Zeitablauf: Interrupt- und Segment-Trap-Anforderung/-Anerkennung 802.3. 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D m1 72 13 Ix ik k k k -_JLUUL Ud PT osm _\ | LV : BUSAK ~t\ | y_ a OEE : SN 4-4-0 AD oP EE tS . BREST xX B/W, RW, N/S . Bild 9 Zeitablauf: Busanforderung/Busbestitigung T1 T2 T3 WAIT STP bis ST3 . | interne Operation AS AD MREQ,DS R/W Biw undefiniert N/ wie der vorhergehende Zyklus Bild 11 Zeitverhalten bei interner , Operation2. Mikroprozessoren HOLS -JneyQeyeZ OT PI Warn we te xX HSaUsgY - wYDIEds KX tat XK oa ls AO J /\___/\ * Yel. ~~ am) --C}-)-G)>- \L XX TX 7 as Uz ube ue, Hay aly jo =| HS 34434 HS3533u tsaT 82WAIT STp...ST3 AS MREQ AD RW, Ni v1 T2 REFRESH 2.3, 16-bit-Mikroprozessor-Schaltkreis UB 8001 C/UB 8002 D T3 Bild 12 Zeitverhalten bei REFRESH dynamischer Speicher ' 832. Mikroprozessoren LASAY Feq wayeyiaayleZ T Pilg L4T x u4T lebag-H: ayo --~ 44 Coa 10) /- rr ae 13834 14T 7xA 'xa 842.4. Mikroprozessor K 1810 WM88 Vergleichstyp P8088 Intel Ubersicht - 8 bit Datenbus ~ 16 bit Architektur intern ~ 1Mbyte Speicher direkt adressierbar Softwarekompatibel zum 16-bit-Prozessor 8086 ce ~ Registersatz mit 14 Worten zu 16 bit 24 Adressierungsarten byte-, Wort- und Blockoperationen 8 bit und 16 bit Arithmetik ~ 5 MHz Taktfrequenz Beschreibung Die interne Funktion des Mikroprozessors K 1810 WM88 kann in 2 Bereiche eingeteilt werden: ~ Steuerung und Befehlsausfiihrung (EU), Bus-Interface-Biock (BIU). Bild 1 zeigt den Ubersichtsschaltplan. Die EU fiihrt die grundsdtzlichen Prozessorfunk- Speicher Interface 2.4. Mikroprozessor K 1810 WM 88 tionen aus, sie enthalt die Datenregister und die Arithmetik/Logik-Einheit (ALU). Sie erhilt aufbereitete Befehle vom BIU und gibt Operandenadressen an diesen zuriick. Dann erhalt sie Operanden vom Speicher iiber den BIU und gibt die bearbeiteten Daten an diesen zuriick. Der BIU puffert die Befehle, bevor sie in die EU gelangen. Au- Berdem steuert er den Busverkehr. Der K 18]0WM88 enthilt 3 Registersatze mit 4 16-bit-Registern und 9 1-bit-Flags. Es sind die aligemeinen Register, die Zeiger- und Indexregister und die Segmentregister. Es existiert auch ein 16-bit-Befehlszahler, der nicht direkt im Zugriff des Programmie- rers liegt. Die allgemeinen Register heiBen AX, BX, CX, DX oder HL-Gruppe. Die allgemeinen Register knnen an allen arithmetischen und logischen Operationen beteiligt sein. Ei- nige der anderen Befehle des K 1810 WM88, (z. B. die Stringbefehle) ordnen bestimmten allgemeinen Registern eine besondere Auf- gabe zu: feu = 1 | | 2 | | | War te - | 8-BUS schtange Betehte | -- COT ~---4 ! | | Steuerung | po fe EU | | | |. Arit k/ LOGIC Einheit | , | | | iad / | Ubersichts- Lee ESS _! schaltplan 852. Mikroprozessoren AX - Akkumulator, BX ~ Basis, CX - Zihler (engl. counter), DX - Daten. Die allgemeinen Register weisen eine Beson- derheit auf, die sie von den anderen unter- scheidet: Ihre obere und untere Hilfte ist ge- trennt adressierbar. Daher kann man sich diese allgemeinen Register auch als 2 Sitze zu je 4 8-bit-Registern denken, die mit H bzw. L bezeichnet werden. Der Akkumulator unterscheidet sich noch auf eine andere Weise. Die Programme wer- den ktirzer, wenn er an Stelle anderer allge- meiner Register als Ziel des Datenverkehrs wirkt. . Die restlichen Register des K 1810 WM88 sind nicht teilbar, sie miissen als 16-bit- Worte angesprochen werden, auch wenn nur der H*~ oder L-Teil benutzt wird. GNoC] 1 ~ 40 D5v aut] 2 8088 39 ais A3C] 3 38 [J A16/S3 Az} 4 37 [I a17/S4 ANC) 5 36 [J atasss aro 0 6 35 Daig/se a9] 7 34 [1880 48 CT] 8 33 [OMN/MX | ao7C] 9 32 [FORD ape} 10 31 [DHoLOIRG/GTB) aosC} 11 30 [Hoa RG/GT ) ans] 12 29 [OWR (Lock) ap3C] 13 28 DiosM(S2) ao2C] 14 27 or/Rtst) aor] 15 26 [IDEN (59) angl] 16 25 LIALE (QS) nmi C] 17 24 LIINTA (981) INTREJ 18 23 Diest - cikC] 19 22 [OREAby GNOL] 20 21 [RESET Bild 2 AnschluBbelegung - 86 _DI Die Register SP, BP, SI und. DI hei8n In- dex- und Zeiger-Register oder P- und I- Gruppe (engl. Zeiger = pointer). Die Regi- ster dieser Gruppe enthalten im allgemeinen Offsetadressen: fiir die Adressierung inner- halb eines Segments. Wie die allgemeinen Register knnen sie in den 16-bit-Arithme- tik- und Logikbefehlen auftreten. Der Unter- schied zwischen P- und I-Gruppe besteht darin, daB die Zeiger meist Offsetadressen im aktuellen Stacksegment enthalten, wih- tend die Indexregister Offsetadressen im ak- tuellen Datensegment enthalten (auBer bei Stringoperationen). Deshalb kann aus der entsprechenden Bezeichnung dieser Register ihre bevorzugte Verwendung sehr leicht ent- nommen werden: SP Stackpointer (Kellerzeiger), BP Base Pointer (Basiszeiger), SI Source Index (Index der Daten- quelle), - Destination Index (Index des Ziels des Datenverkehrs). Das Flag-Register enthalt die Bits AF Halbbyteiibertrag (auxiliary carry), CF Ubertrag (carry), DF Richtung (direction), IF - Interrupt erlaubt, OF Uberlauf (overflow), PF Paritat, SF Vorzeichen (sign), TF Trap (Falle), ZF Null (zero). Die Flags AF, CF, PF, SF und ZF entspre- chen denen des Prozessors 8080, sie geben den allgemeinen Status des Prozessors wie- der. Das OF kommt hinzu, um bei arithmeti- schen Operationen den mglichen Uberlauf anzuzeigen. Das DF steuert bei den String- operationen die Richtung (automatisches Er- hhen oder Vermindern).: Das IF erlaubt oder sperrt externe Interrupts. Das TF schal- tet den Prozessor in den Einzelschrittbetrieb zur Fehlersuche am Programm um. Die Segmentregister spielen eine wichtige Rolle bei der Berechnung von Speicher- adressen: s CS Codesegment, DS Datensegment, SS Stacksegment, ES Extrasegment. ,Der Inhalt des CS bestimmt das aktuelle Codesegment. Alle Befehlsaufrufe laufen be- zogen zu CS, wobei der Befehlszahler IP als Offset wirkt. Der Inhalt des DS lgt das aktu- elle Datensegment fest. Der Datenverkehr bezieht sich auf den Inhalt von DS, ausge- nommen den mit BP, SP oder bei Stringbe- fehlen DI. Der Datenverkehr kann sich auch auf eines der anderen Segmentregister bezie- hen, wenn dem Befehl der entsprechende Prafix vorausgeht. Das Extrasegment wird meist als zusidtzliches Datensegment ge- nutzt. Stringoperationen mit DI beziehen sich auf den Inhalt von ES. Vergleich des K 1810 WM88 mit dem Pro- zessor 8086 Mit Ausnahme der Arbeitsgeschwindigkeit sind beide Prozessoren fiir den Programmie- rer identisch, alle Befehle sind identisch und liefern das gleiche Ergebnis. Der K 1810 WM88 arbeitet jedoch mit der Peri- pherie iiber einen 8-bit-Bus zusammen. Die Warteschlange fiir Befehle in der BIU ist beim K 1810 WM88 nur 4 statt 6 Bytes lang, woraus sich auch ein anderer Arbeitsmodus ergibt. Bei der Funktion der Anschliisse er- gaben sich nachstehende Verinderungen. A8-Al15: . Diese Stifte sind beim K 1810 WM88 nur Ausginge. Sie sind intern gepuffert und wahrend des gesamten Buszy- klus giltig. Das Signal /BHE des 8086 ent- fallt. Das Signal /SSO liefert im Minimum- betrieb das Statussignal /SO. Das Signal 10/M wurde invertiert, um mit der Busstruk- tur des 8085 kompatibel zu sein. ALE wird im Minimumbetrieb um eine Taktperiode verzgert, wenn ein HALT auftritt, um den Status zwischenspeichern zu knnen. Speicherorganisation Der Prozessor liefert eine 20-bit-Adresse. Der Speicher besteht aus einem linearen Feld mit 1 Megabyte, adressiert mit 00000H bis FFFFFH. Der Speicher kann in die logi- schen Segmente fiir _Maschinencode, Daten, zusadtzliche Daten und den Stack mit je bis zu 64 KBytes geteilt werden. Wortoperanden knnen auf geraden und ungeraden Adres- sen stehen. Bei Adressen und Operanden stehen die Bytes mit aufsteigender Wertig- 2.4. Mikroprozessor K 1810 WM 88 7 0 FFFFFH. love SEGMENT XXXXOH Js SEGMENT DATEN SEGMENT SEGMENT REGISTER A \ EXTRA - DATEN SEGMENT 00000H . Bild 3 Speicheraufteilung keit im Speicher. Einige Speicheradressen sind fiir besondere CPU-Operationen reser- viert (Bild 3 und Bild 4). Die Adressen von FFFFOH bis FFFFFH enthalten den Sprung zur Ifitialisierung des Systems. Nach einem RESET beginnt die CPU die Ausfiihrung. von Befehlen auf Adresse FFFFOH. Die: Adressen 0 bis 003FFH sind fiir Interrupts reserviert. Die 4-Byte-Zeiger bestehen aus 16-bit-Segmentadresse und 16-bit-Offset, so daB 256 Interruptroutinen mglich sind. Minimum- und Maximumbetrieb Die Anforderungen an minimale und maxi- male K 1810 WM-88-Systeme sind so unter- schiedlich, da8 sie nicht mit 40 fest definier- Anlut FFFFFH niaufprogramm os FFFFOH e a e = e Ty. Interrupt- Zeiger fur: 3FFH Ty Ys 222 3F0H | > xs 7 interrupt-Zeiger fur 7H Type 4 4H Interrupt-Zeiger fir 3H Type g OH Bild 4 Reservierte Speicheradressen 872. Mikroprozessoren . - }iazsJUBAZ Teg OOS \ a NY LIVM LIVM AQVAY Cc gv - SIV x x Ov -61VK ES-LS ooo 741 JOA ALpyOUL palm XK Xx __\ \__/ | 1 | stv t |. el | @ | tt | oh | el | a | | . NS = AOL = (LIVM N44) - , ADL =(LIVMN +49] WUEIseIpEZ soyHZespuniy pig uM VINI/OY N3Lva/aday uaav SNLViS/ Yoav 882.4. Mikroprozessor K 1810 WM 88 ten Anschliissen erfiillt werden knnen. Der K1810WM88 hat deshalb eine Steuerlei- tung, mit der die Systemkonfiguration fest- gelegt wird. Die Bestimmung der Anschliisse 24 bis 31 und 34 dndert sich in Abhingigkeit von der Beschaltung. Liegt MN/MX an +5 V, so arbeitet der K 1810 WM88 im Mi- nimumbetrieb und erzeugt die Bussteuersi- gnale selbst, beim Maximumbetrieb wird der Schaltkreis 8288 als Bussteuerung einge- setzt. Busoperation Der Daten-/AdreBbus des K 1810 WM88 be- steht aus 3 Teilen: die untersten 8 bits ADO bis AD7 fiir Adressen und Daten, ~ die mittleren 8 AdreB-bits, die oberen 4 AdreBleitungen. Die unteren 8 und die obersten 4 Leitungen arbeiten im Multiplexbetrieb. Da die mittle- ren AdreBleitungen iiber einen Buszyklus aktiv bleiben, kann der Bus mit einem Latch fiir die Adressen demultiplext werden. Jeder Buszyklus des Prozessors besteht aus minde- stens 4 Taktzyklen (Bild 5). Wahrend T1 gibt der Prozessor die Adresse aus, der Datenver- kehr lauft wihrend T3 und T4. T2 wird vor- wiegend zur Umkehr der Richtung auf dem Datenbus beim Lesezyklus genutzt. Er- scheint ein Nicht bereit-Signal vom adres- sierten Bauelement, so werden Wartezyklen Tw eingefligt, die mindestens eine Taktpe- riode lang sind. Wahrend des T1 eines jeden Buszyklus wird das Signal ALE (Adressen- Latch erlaubt) erzeugt, mit dessen fallender Flanke die Adresse und einige Statusinfor- mationen in einen Zwischenspeicher (Latch) ubernommen werden knnen. Die Statusbits SO, $1 und S2 nutzt der Buscontroller, um die Art des Bustransfers zu ermitteln, siehe Tabelle 2. Die Status-bits S3 bis S7 werden mit den hochwertigen Adressen gemultiplexet und sind nur waihrend T2 bis T4 giiltig. S3 und S4 zeigen an, welches Segmentregister fur den Buszyklus ausgewdhlt wurde, siehe Ta- belle 3. S5 enthalt den Wert des Interruptbits im Statuswort, S6 ist immer 0 und S7 wird nicht benutzt. Adressierung der Ein-/Ausgabekaniile Der K 1810 WM88 kann maximal 64 K Ein-/ Ausgabekandle adressieren. Die Adressie- rung wird in gleicher Weise vorgenommen wie beim Speicher mit den Leitungen A15~-A0, die Leitungen A19-A16 sind bei Ein-/Ausgabeoperationen auf 0. Die varia- blen Ein-/Ausgabebefehle, die das DX-Regi- ster als Zeiger benutzen, haben den gesam- tn AdreBraum, wiahrend die direkten Be- fehle 1 oder 2 der 256 I/O-Adressen in der Seite 0 des AdreBraums belegen knnen. Externes Interface Reset des Prozessors und Initialisierung Das Resetsignal ist mit hohem Pegel aktiv. Es muB mindestens 4 Taktperioden lang an- liegen. Der K 1810 WM88 beendet alle Ope- rationen mit der ansteigenden Flanke des Resetsignals und bleibt im Ruhezustand, so- lange Reset hohen Pegel hat. Die abfallende Flanke des Resetsignals lst ein internes Riicksetzen aus, das etwa 10 Taktperioden andauert. Danach beginnt der K 1810 WM88 die Ausfilhrung von Befehlen ab der Adresse | FFFFOH. Der Ubergang H/L darf erst 50 us nach dem Einschalten der Stromversorgung geschehen. Falis ein Interruptsignal eherals 9 Taktperioden nach Ende des Resetsignals auftritt, fiihrt der Prozessor erst noch einen Befehl aus, bevor er auf die Interruptanfor- derung reagiert. Wahrend des Reset gehen alle Tri-state-Ausgange in den hochohmigen Zustand. Interruptoperationen Die Interrupts werden in 2 Klassen unter- _teilt, durch Software- oder Hardware be- dingt. Die Hardwareinterrupts konnen noch in maskierbare und nicht maskierbare unter- teilt werden, Interrupts bewirken die Uber- gabe der Steuerung auf andere Speicher- adressen. Dazu befindet sich eine AdreBta- belle auf den Adressen 0 bis 03FFH, die dafiir reserviert sind. Die Elemente der Ta- belle sind 4 Byte lang. Ein die Unterbre- chung auslsendes Bauelement liefert einen 8-bit-Wert, der als Vektor auf das ntspre- chende Element zeigt. 89' 2. Mikroprozessoren "Nicht maskierbarer Interrupt Der Prozessor verfiigt iiber einen Eingang NMI (nicht maskierbarer Interrupt), der h- here Prioritt hat als der maskierbare Inter- rupteingang INTR. Eine typische Anwen- dung ist die Aktivierung einer Programmrou- tine bei Netzspannungsausfall. Der NMI wird von der L/H-Flanke ausgelst, und der Impuls muB mindestens 2 Taktperioden an- liegen. Das Auftreten eines Impulses wird im Schaltkreis gespeichert und muB nicht mit dem Takt synchronisiert sein. Die Bear- beitung beginnt mit dem Ende des aktuellen Befehls oder bei Stringbefehlen nach dem Transport von 2 Bytes. Der ungiinstigste Fall tritt bei den Befehlen Multiplizieren, Divi- dieren und variables Schieben auf. Das NMI-Signal muB entprellt sein. Maskierbarer Interrupt Der K 1810 WM88 verfiigt tiber einen einzi- gen Interrupteingang, der mit Programm maskiert werden kann, indem das interne In- terruptflag riickgesetzt wird. Mit jeder auf- steigenden Flanke des Taktsignals wird der Pegel am Interrupteingang abgetastet. INTR mu8 wahrend einer Taktperiode vor dem Ende eines Befehls oder nach einer Wort- libertragung bei Blockbefehlen auf H-Pegel bleiben, dann wird der Interrupt angenom- men. Wahrend der Interruptannahme sind weitere Interrupts gesperrt. Das Freigabe-bit ist bei jeder Art von Interrupt NTR, NMI, Softwareinterrupt, Einzelschrittbetrieb) riickgesetzt bis das automatisch in den Stack gerettete Flagregister wieder den alten Wert hat, wenn nicht mit einem Befehl das Flag auf 0 gesetzt wird. Wahrend des Quittungszyklus (Bild 6) fiihrt | 11 | 72.773 | 74 | 71 172 1 73 der Prozessor 2 aufeinander folgende Zyklen aus. Im Maximumbetrieb gibt er ein LOCK- Signal ab T2 des 1. bis T2 des 2. aus. Eine lokale Busanforderung wird bis zum Ende des 2. Buszyklus ignoriert. Im 2. Buszyklus wird vom externen Interruptsystem (z. B. 8259) ein Byte empfangen, das die Inter- ruptquelle identifiziert. Das Byte wird mit 4 multipliziert und dann als Zeiger in der In- terruptvektortabelle genutzt. Der Riick- _ Sprung vom Interrupt holt die Flags vom Stack und stellt damit den Zustand vor dem Interrupt wieder her. Halt Wenn ein HALT-Befehl auftritt, dann geht der Prozessor in Abhdngigkeit von der Be- triebsart in diesen Zustand tiber. Im Mini- mumbetrieb gibt der Prozessor ein ALE- Signal verzgert um eine Taktperiode aus, um dem System die Zwischenspeicherung des HALT-Status zu ermglichen. Im Maxi- mumbetrieb gibt der Prozessor den entspre- chenden Status tiber SO, S1 und S2 aus, und der Buscontroller 8288 erzeugt ein ALE-Si- gnal. Der HALT-Zustand wird nicht verlas- sen, wenn eine lokale Busanforderung auf- tritt. In diesem Fall beendet der Prozessor die Anforderung. Eine Interruptanforderung oder ein Reset bringen den K 1810 WM88 aus dem HALT-Zustand heraus. Operationen mit LOCK Den LOCK-Status gibt der Prozessor aus, wenn eine direkte Folge von Buszyklen wih- rend der Befehlsausfiihrung erforderlich ist. Das erlaubt dem Prozessor das Lesen und verandert zuriickschreiben von Speicherin- halten (mit dem Befehl Austausch Regi- [TT | Bild 6 Interruptquittung4 T1 . T2 Taktausgang- UCH 8284 10/M, SSO A18-A8 A19/S6-A16/83 A19-A16 ALE RD-Eingang 8284 READY-Eingang 8088 AD?-ADG Lese- | RD Zyklus ) DT/R DEN i Bild 7 Minimalsystem ster/Speicher), ohne die Mglichkeit, daB ein anderes System die Bussteuerung iiber- nimmt. Das ist in Multiprozessorsystemen nitzlich. Das LOCK-Signal wird in dem Taktzyklus aktiv, der der Dekodierung des LOCK-Prifixes im Befehl durch die EU folgt. Die Deaktivierung geschieht am Ende des letzten Buszyklus. Wihrend des aktiven LOCK sind alle Interrupts markiert, und eine Anforderung am /RQ/GT-Stift wird bis nach dem LOCK gespeichert. 2.4, Mikroprozessor K 1810 WM 88 ' T3 4 . wahrend [NTA TCHOZ $7-S Externe Synchronisation mit TEST Zusatzlich zu den Interrupts und den allge- meinen Ein-/Ausgabemoglichkeiten verfiigt der K 1810 WM88 noch iiber einen Eingang /TEST. Falls in einem Programm ein WAIT- Zyklus auftritt, so kann der Prozessor durch Abschalten des /TEST-Signals (H-Pegel) in diesem Zustand verbleiben, bis /TEST wie- der aktiv wird. Dabei bendtigt er keine Bus- zyklen. Wenn ein HOLD auf dem Bus er- scheint, werden alle K 1810 WM88-Aus- 912. Mikroprozessoren 14 T2 | 13 | 74 TCHICH2 TCL2CL1 . Tw . CKL VCH / \ y \ y (Ausgang8284)__/ N / \ r / \ } NCL TCLDV. TCLAY, J iTCLAX | TCHDZ AD7-ADG \ aor sf Datenausgabe Pama <_ TWHD2 reverv | Schreib-| T Se zyklus 1 DEN TevcTv _| | L WR ( x TCLAZ . TCVCTX. | TOVCL | TOLDZ hochohmig hochohmi K, _* >. ochohmi AD7- ADO > | Zeiger Tp heshohmia_ sy TCHCTV _.! TCHCTV LN oT/R MW INTA~ . TCVCTV Zyklus 5} OF INTA L DEN Halt-Befehl an7-apg ungilltige Adressen TCLAV gainge hochohmig. Tritt ein Interrupt auf, so wird er ausgefiihrt, und der Prozessor geht danach wieder in den WAIT-Zustand. Zeitverhalten des Systems Im Minimumbetrieb erzeugt der Prozessor die Bussteuersignale kompatibel zu denen des Prozessors 8085. Im Maximumbetrieb gibt er codierte Statussignale aus, die der Buscontroller 8288 bendtigt, um MULTI- BUS-kompatible Steuersignale zu erzeugen. Bild 7 zeigt die Signale des Minimalsystems. Der Lesezyklus beginnt mit T1 die Erzeu- gung des Signals fiir die Freigabe des Adres- senzwischenspeichers ALE. Die Adressen auf den Leitungen ADO bis AD7 werden mit 92 der abfallnden Flanke itibernommen. Die Leitungen A8 bis A15 miissen nicht gespei- chert werden, weil sie wahrend des ganzen Buszyklus stabil bleiben. Von Tl bis T4 . zeigt das Signal IO/M an, ob ein Speicher- zugriff oder eine I/O-Operation lauft. Bei T2 schaltet die Adresse von den Leitungen ADO bis AD7 ab, und der Bus geht in den hoch- ohmigen Zustand. Das Steuersignal Lesen RD entsteht auch bei T2; damit schalten die Datenbustreiber um. Einige Zeit spiter wer- den die Datensignale giiltig, und die adres- sierte Einheit schaltet die READY-Leitung auf H-Pegel. Wenn der Prozessor das Lesesi- gnal abschaltet, gehen auch die Buspuffer wieder in den hochohmigen Zustand. Falls2.4, Mikroprozessor K 1810 WM 88 T3 T4 VCH CLK VCL Qs,QS1 S#S2outerHatT =si($G$<XxNN) |)lhd])tCdTtt<i:*C Ags TN A15-A8 A19/S8- A16/S3 A19-A16 A siehe LE{Ausgang 8288) s* a RDY(Eingang 8284) READY (Eingang 8088) * AD7-ADG RD DIR Ausgang ~MRDC ader 8288 4 TORC | DEN Bild 8 Maximalsystem (mit 8288) 932. Mikroprozessoren T1 72 73 T cH j1 Wn A. 4 Schreib- OA _# j KJ K KJ \ zyklus TCLAV aa . TCHDZ \L hoch - AD7-ADG xX Daten ame < TCVNV TCVNX |, _DEN ft Yo TCLML TCLMH ( an a (AMWC, AIOWC KC } 8268- HeLML |, TCLMH Ausgdnge | ~\ r = MWTC, IOWC i, . hochohmig. hochohmi Oe - Bochonmig Ny ohmig A1S AB H-<Creserviert ? interrupt- TCLAZ : LIDVCL _| TLDZ . Quittung a ohmig AD?7- ADG J TSVMCH TCLMCL | / WW. roo MCE/ _U Li PDEN TCLMCH LICHDTL ACHDTH , DT/R | 8288-| - TCLML a. , . mdeine | ry oo | TCVNV = _TCLMH DEN , ) Software- TCVNX Hatt . AD7-ADO, : : A15-A8 ungultige Adressen ; TCLAV . 94ein Buspuffer 8286 oder 8287 erforderlich ist, erzeugt der K 1810 WM88 die Signale DT/R und DEN. Ein Schreibzyklus beginnt ebenfalls mit der Erzeugung des ALE und der Adressenaus- gabe. Das IO/M signalisiert wieder eine Speicher- oder I/O-Operation. Bei T2 folgen der Adresse unmittelbar die Daten. Die Da-. ten bleiben bis zur Mitte von T4 giiltig. In der Zeit von T2, T3 und Tw erzeugt der Pro- zessor das Schreibsignal WR. Im Gegensatz zum Lesezyklus wird das Schreibsignal schon bei T2 aktiv. Der grundsatzliche Unterschied zwischen Interruptzyklus und Lesezyklus besteht dar- in, daB an Stelle des Lesesignais RD die In- . terruptquittung INTA tritt und der AdreBbus hochohmig ist (Bild 8). Im 2. der beiden INTA-Zyklen wird das von der Interruptlo- gik erzeugte und auf den Bus geschaltete Byte gelesen. Dieses Byte identifiziert die Quelle (Type) des Interrupts. Es wird mit 4 multipliziert und als Zeiger auf die Inter- ruptadreBtabelle benutzt. Bei Systemen mittlerer Komplexitat ist der Stift MN/MX mit Masse verbunden und ein Buscontroller 8288 in Verbindung mit einem -Adressenzwischenspeicher vorhan- den. Ein 8286/87 erlaubt grBere Lastfakto- ren als der K 1810 WM88 sie treiben kann. Die Signale ALE, DEN und DT/R erzeugt an Stelle des Prozessors der 8288, wobei der Zeitablauf ziemlich ahnlich ist. Die Statussi- gnale $0, S1 und S82 liefern die Information fiir die Decodierung des Buszyklus. Bei Ein- satz eines Interruptcontrollers 8259 ist eine Logikschaltung fiir die Steuerung des Daten- bustransceivers ntig. Ubersicht Befehissatz Adressierungsarten Der Befehlssatz des K 1810 WM88 enthalt unterschiedliche Arten der Adressierung von Operanden. Befehle mit 2 Operanden erlau- ben entweder Speicherplatze als.auch Regi- ster als Operanden sowie Register oder Kon- stanten als 2. Operanden. Die Operanden im Speicher werden meist direkt mit einer 16-bit-Offsetadresse oder indirekt tiber die 2.4. Mikroprozessor K 1810 WM 88 Basis- oder die Indexregister adressiert, wo- bei eine 8- oder 16-bit-Konstante als Ver- schiebung addiert wird. Das Ergebnis eines Befehls mit 2 Operanden kann in einen der beiden Ausgangsoperanden gelangen, ausge- _ nommen natiirlich die Konstanten. Alle Be- fehle des K 1810 WM88 arbeiten mit 8- oder 16-bit-Operanden. Operanden im Speicher knnen auf 4 Arten adressiert werden: direkte 16-bit-Offsetadresse, ~ indirekt durch ein Basisregister, wahlweise mit 8- oder 16-bit-Versatz, indirekt durch ein Indexregister, wahl- weise mit 8- oder 16-bit-Versatz, indirekt durch die Summe eines Basis- und eines Indexregisters, wahlweise mit 8- oder 16-bit-Versatz. Sowohl das Datenregister BX als auch das Zeigerregister BP knnen als Basisregister arbeiten. Ist es BX, so befindet sich der Operand meist im aktuellen Datensegment. Ist BP die Basis, so befindet sich der Ope- - rand meist im aktuellen Stacksegment, und das Segmentregister SS wird benutzt, um die physische Adresse zu berechnen. Wenn so- wohl Basis- als auch Indexregister eingesetzt werden, befindet sich der Operand in dem durch das Basisregister festgelegten Seg- ment. Wird nur ein Indexregister benutzt, so steht der Operand im aktuellen Datenseg- ment. Wie auch bei den Registern und direk- ten Operanden knnen die Speicherplitze sowohl 8 als auch 16 bit lang sein. Die Adresse eines Operanden in einem K 1810 WM88-Register oder im Speicher kann mit bis zu 3 Feldern im Befehl festge- legt werden. Diese Felder sind das Betriebs- arten- (mod), das Register- (reg) und das Re- gister/Speicher-Feld (r/m). Werden sie be- nutzt, belegen sie das 2. Byte im Befeh!. Das Betriebsartenfeld belegt die 2 hdchstwertig- sten bits dieses Bytes und legt fest, wie das 1/m-Feld in der Adressierung des Operanden genutzt wird, d.h., das im r/m-Feld festge- legte Register kann sowohl die Adresse des Operanden sein als auch auf die Operanden- adresse im Speicher zeigen. Das reg-Feld be- legt die nichsten 3 bits und bestimmt ein 8- oder ein 16-bit-Register als Operanden. 952. Mikroprozessoren Prafix Segmentiiberschreitung Wenn die Berechnung der effektiven Adresse eines Operanden im Speicher das BP-Register enthdlt, dann wird meist das Segmentregister SS fiir die Berechnung der physischen Adresse benutzt. Die physische Adresse der meisten anderen Operanden im Speicher wird mit dem Datensegment DS berechnet. Diese voreingestellte Auswahl der Register kann durch einen Prifix (Vorsatz) vor dem betreffenden Befehl verindert wer- den. Registeroperanden Die 4 16-bit-Datenregister und die 4 16-bit- Zeigerregister wirken abwechselnd als Ope- randen in fast allen 16-bit-Befehlen. Zu be- achtende Ausnahmen sind Multiplikation, Division, Ein-/Ausgaben und einige String- befehle, die das AX-Register benutzen. Die 8-bit-Register der HL-Gruppe arbeiten ab- wechselnd bei 8-bit-Befehlen. Multiplika- tion, Division und einige Stringbefehle be- nutzen AL. Direkte Operanden Alle Befehle mit 2 Operanden, ausgenom- men Multiplikation, Division und die Stringbefehle, erlauben einen direkten Ope- randen im Befehl. Zeitbedarf der Befehie Das Handbuch des Prozessors 8086 enthalt die Anzahl der fiir jeden Befeh! erforderli- chen Taktzyklen. Der K 1810WM88 erfor- dert einen zusatzlichen Zyklus von 4 Takten flr jeden 16-bit-Operanden, der tiber den 8-bit-Bus geholt oder geschrieben wird. Bei der Abschitzung der Zeiten ist zu beachten, daB die Befehlsfolge des Programms auf den Zustand der Warteschlange EinfluB hat, z.B. verlangert sich die Ausfiihrungszeit, wenn ein Unterprogramm mit einer Anzahl kurzer Befehle beginnt. Die angegebenen Befehls- ausfiihrungszeiten sind Minimalwerte. Datentransporte 4 Klassen von Datentransporten knnen un- terschieden werden: Allgemeine, auf den Akkumulator bezogene, auf Adressen bezo- gene und solche fiir die Flags. Kein Trans- 96 portbefehl veriindert die Flags, ausgenom- men POPF und SAHF. Es gibt 4 Daten- Transportbefehle fiir allgemeine Anwen- dung. Sie knnen auf die meisten Operan- den angewendet werden, doch gibt es Ausnahmen. Die allgemeinen Transportbe- fehle sind die einzigen (ausgenommen XCHG), die als Operand ein Segmentregi- ster zulassen: MOV move (engl. bewegen), PUSH push (engl. schieben), POP pop (engl. auftauchen), XCHG exchange (engl. austauschen). . 3 Adressentransportbefehle existieren: LEA lade effektive Adresse, LDS lade Zeiger in DS, LES lade Zeiger in ES. Arithmetik Der K 1810 WM88 verfiigt iiber 4 mathema- tische Befehle in einer Anzahl unterschiedli- cher Varianten. Es gibt sowohl 8- als auch 16-bit-Befehle sowohl mit als auch ohne Vorzeichen. Fiir die Darstellung der Werte mit Vorzeichen wird das Zweierkomplement benutzt. Addition und Subtraktion gibt es mit und ohne Vorzeichen. Dabei kann der Unterschied an Hand der Flags ermittelt werden. Es gibt Korrekturbefehle fiir die Be- handlung gepackter Dezimalzahlen. Flags 6 Flag-bits signalisieren bei den -meisten Arithmetik-Befehlen die betreffenden Kenn- zeichen des Ergebnisses. Im allgemeinen gelten folgende Regeln: CF wird gesetzt, wenn beim Ergebnis ein Ubertrag auftritt oder wenn geborgt wurde, andernfalls ist das Flag geldscht. - AF wird gesetzt, wenn innerhalb der Te- traden des Bytes ein Ubertrag auftritt oder wenn geborgt wurde, andernfalls ist das Flag geldscht. ~ ZF wird gesetzt, wenn das Ergebnis der Operation gleich 0 ist. SF wird gesetzt, wenn das oberste bit des Ergebnisses gesetzt ist, andernfalls ist es gelscht. - PF wird bei Paritt der unteren 8 bit des Ergebnisses gesetzt, sonst gelscht. OF ist gesetzt.2.4, Mikroprozessor K 1810 WM 88 Es gibt 5 Additionsbefehle: ADD Addition, ADC Addition mit Ubertrag, INC Increment, erhhen um 1, AAA Einstellen bei Addition ASCII, DAA Einstellen bei Addition dezimal. Es gibt 7 Subtraktionsbefehle: SUB Subtraktion, SBB = Subtraktion mit Ubertrag (borgen), - DEC Decrement, vermindern um 1, NEG Negieren, CMP Vergleichen (compare), AAS Einstellen bei Subtraktion ASCII, DAS | Einstellen bei Subtraktion dezimal. Es gibt je 3 Befehle fiir Multiplikation und Division sowie 2 Befehle fiir die Erweiterung des Zahlenformats: MUL Multiplikation, IMUL Multiplikation ganzzahlig, AAM Einstellung bei Multiplikation , ASCII, Division, Division ganzzahlig, Einstellung bei Division ASCII, Konvertierung Byte in Wort, Konvertierung Wort in Doppel- wort. DIV IDIV AAD DBW CWD 9 Logikbefehle arbeiten mit einem Operan- den: NOT Einerkomplement, SHL Linksverschieben, SAL Linksverschieben arithmetisch, SHR _Rechtsverschieben, SAR Rechtsverschieben arithmetisch, ROL Rotation links, ROR Rotation rechts, RCL Rotation links durch Carry-Flag, RCR_ Rotation rechts durch Carry-Flag. Behandlung von Zeichenketten (Strings) Der K1810WM88 hat eine Gruppe von 1-Byte-Befehien, mit denen unterschiedliche einfache Operationen mit Ketten von Bytes und Worten mdglich sind. Mit einem erwei- ternden Prafix versehen knnen diese Be- fehle wiederholt ausgefiihrt werden. Dadurch knnen diese Befehle zu komplexen String- befehlen fiir Iterationen zusammengesetzt werden. : Befehle zur Steuerung der Hardware Alle einfachen Stringbefehle benutzen das SI-Register zur Adressierung des Ausgangs- operanden, von dem vorausgesetzt wird, daB er sich im aktuellen Datensegment befindet. Das DI-Register enthalt die Adresse des Ziel-Operanden, der sich im Extrasegment befindet. Wenn das DF-Flag geldscht ist, werden die Zeiger auf die Operanden nach jeder Operation erhoht, um 1 bei Bytebefeh- len, um 2 bei Wortbefehlen. Wenn das DF- Flag gesetzt ist, werden die Zeiger bei jeder Operation vermindert, Jeder der einfachen Stringbefehle kann durch einen 1-Byte-Vor- satz anzeigen, daB der Befehl so oft wieder- holt werden soll, bis der Inhalt des Ziahlers CX auf 0 vermindert wurde. Der Test auf Be- endigung wird vor jeder Wiederholung des efehls vorgenommen. Damit wird der Be- fehl bei einem Zahlerstand von 0 nicht ein- mal ausgefiihrt. Das Byte des Wiederho- lungsprafixes benutzt man auch als Ver- gleichswert fiir das ZF-Flag. Wenn der einfache Befehl das ZF-Flag beeinfluBt und dieses nach. der Befehlsausfiihrung nicht mit der Vorgabe tibereinstimmt, wird die Wie- derholung abgebrochen. Das erlaubt es, den SCAN-Befehl (Abtasten) mit Bedingungen fiir die Wiederholung zu betreiben. Bei der Abarbeitung eines einfachen Befehis mit Wiederholung verindern sich die Register SI, DI und CX mit jeder Wiederholung wie beschrieben, wihrend der Befehlszeiger auf der Offsetadresse des Wiederholungsbefehls verbleibt. Damit arbeiten Interrupts inner- halb dieser Befehle korrekt. Befehle zur Steuerung der Software Der Wiederholungsprifix bewirkt eine schnelle Iteration mit Hardware, das gleiche Ergebnis kann man durch Programmschlei- fen erzielen. Durch Kombination der einfa- chen Stringbefehle mit anderen lassen sich ausgekliigelte und effektive Routinen zur Behandlung von Ketten schaffen. Einer die- ser Befehle ist XLAT, mit dem ein Byte von einem String entnommen und midglicher- 972. Mikroprozessoren. weise verandert in einen anderen tbertragen werden kann. Dabei kann der Inhalt des AL- Registers als Index fiir einen Zeiger mit dem BX-Register benutzt werden. Der tibertra- gene Wert aus der Tabelle ersetzt dann den Wert im AL-Register. Es gibt 5 einfache Ket- tenbefehle, die sowohl Bytes als auch Worte betreffen kOnnen: MOVS Transportiere Byte oder Wort, CMPS Vergleiche Byte oder Wort, SCAS Abtasten Byte oder Wort, LODS Laden Byte oder Wort, STOS Abspeichern Byte oder Wort. Ubertragungssteuerung 4 Klassen von Befehlen zur Steuerung der Ubertragung knnen unterschieden werden: Unterprogrammaufrufe (Calls), Spriinge und Riickspriinge, bedingte Ubertragungen, Steuerung von Iterationen und Interrupts. Alle Befehle zur Steuerung der Ubertragung bewirken (einige bedingt) die weitere Pro- grammabarbeitung auf neuen Speicheradres- _ sen, mglicherweise in einem neuen Code- segment. ; CLK NMI TINVCH * Signal iNTR TEST Bild 9 Annahme asynchroner Signale (* Diese Vorein- stelizeit sichert die Annahme fir asynchrone Si- gnale mit dem nachsten Takt) 2 grundsdtzliche Unterschiede bestehen bei den Calls, Spriingen und Riickspriingen: Sie knnen die Steuerung im aktuellen Codeseg- ment belassen oder auf ein anderes tibertra- gen, das dann das aktuelle wird. Sowohl di- rekte als auch indirekte Ubertragung sind vorhanden; indirekte benutzen die tiblichen Adressierungsarten. Direkte Calls und Spriinge innerhalb von Segmenten verwen- den einen relativen Versatz, wodurch ein adressenunabhangiger Maschinencode ent- steht. Es gibt einen verktirzten Sprungbefehi 98 fiir einen Abstand von +128 Bytes, der weni- ger Bytes belegt. Die bedingte Ubertragung der Steuerung wird mit einer Gruppe unter- schiedlicher logischer Verkniipfungen mit dem Flagregister vorgenommen. Das Ziel mu8 innerhalb eines Abstands von +128 By- tes vom Befehl liegen. Die Befehle zur iterativen Steuerung der Ubertragung sind mit Entscheidungen am Ende und am Anfang der Schleife mdglich. Das Ziel muB innerhalb eines Abstands von +128 Bytes vom Befehl liegen. Diese Be- fehle sind besonders in Verbindung mit den Stringbefehlen niitzlich. _ Es gibt 4 Befehle zur iterativen Steuerung der Ubertragung: LOOP Schleife, LOOPZ Schleife bis null, LOOPNZ Schleife nicht bis null, JICXZ Sprung bei CX = 0. Interrupts Die Steuerung der Programmausfiithrung kann in unterschiedlicher Weise auf externe Unterbrechungen tibertragen werden. Alle Interrupts bewirken die Ubertragung des Flagregisters in den Stack (wie PUSHF) und dann einen indirekten Unterprogrammauf- ruf mit Interruptvektor auf den absoluten _ Adressen 0 bis 3FFH. Dieser Vektor enthiilt ein 4-Byte-Element fiir jeden der 256 Inter- rupttypen. Es gibt 3 Interruptbefehle: INT Interrupt, INTO Interrupt bei Uberlauf, IRET . Riicksprung vom Interrupt. Einzelschritt Wenn das TF-Flag gesetzt ist, erzeugt der Prozessor einen Interrupt vom Typ 1 nach der Ausfiihrung eines Befehls. Nach der Ret- tung der Flags in den Stack wird das TF ge- lscht. Es gibt keinen Befeh], mit dem das TF direkt gesetzt oder riickgesetzt werden kann. Jedoch kann man den Speicherplatz im Stack verinderm, auf den das Flagregister gerettet wurde. Ein nachfolgender IRET-Be- fehl bringt das TF zuriick. Das erlaubt die Untersuchung von Programmteilen im Ein- zelschrittbetrieb.2.4. Mikroprozessor K 1810 WM 88 Tabelle 1 AnschluBbezeichnungen Tabelle 2 Arten des Bustransfers Bezeich- Rich- Funktion nung tung AD0 bis VO Adressen oder Daten AD7 _ A8bis A15 O Adressen A16/S3 oO Adresse, Status A17/S4 0 Adresse, Status Ai8/S5 0 Adresse, Status A19/S6 oO Adresse, Status /RD , oO lesen READY I Fertigmeldung externer Baugruppen INTR. I Interruptanforderung /TEST . I Abfrage bei Befehl NMI I nicht maskierbarer Inter- rupt RESET I Riicksetzeingang CLK I Takt Vcc I Betriebsspannung, 5Vt5% GND oO OV RePe OOOO Unterschiede bei Minimumbetrieb, MN/MX = U,, 10/M O 0 = Speicherzugriff /WR O schreiben AINTA QO Interruptquittung ALE O Ubernahmesignal Spei- cheradressen DT/R O Daten senden/empfan- gen DEN me) Daten giiltig HOLD 1 _ Datenbusanforderung ex- tern HOLDA 0 Quittung fiir externe Bus- anforderung /SSO oO Status, nicht Tri-state-fa- hig Unterschiede bei Maximumbetrieb /S0, /S1,S2 0 /RQ/GTO VO Status Bussteuerung extern /RQ/GT1 I/O _ Bussteuerung extern /LOCK oO Sperre fiir externe Busan- forderung QS1,QS0 O Status S2. Si SO Interruptquittung I/O Lesen I/O Schreiben Halt Befehlscode lesen Daten vom Speicher le- sen Daten in Speicher schrei- ben passiv, kein Buszyklus SCOrrF OO ror Oro m= hm o 1 1 1 Tabelle 3 Buszyklen 84 83 0 0 Extrasegment 0 1 Stack 1 0 Codesegment 1 1. Datensegment a on pZekus pj Zykus oa YJ ITCLAV (TCLAV ae Bild 10 LOCK-Signal 99