Semiconductor Components Industries, LLC, 2000
May, 2000 – Rev. 9 1Publication Order Number:
MC74HC573A/D
MC74HC573A
Octal 3-State Noninverting
Transparent Latch
High–Performance Silicon–Gate CMOS
The MC74HC573A is identical in pinout to the LS573. The devices
are compatible with standard CMOS outputs; with pullup resistors,
they are compatible with LSTTL outputs.
These latches appear transparent to data (i.e., the outputs change
asynchronously) when Latch Enable is high. When Latch Enable goes
low, data meeting the setup and hold time becomes latched.
The HC573A is identical in function to the HC373A but has the data
inputs on the opposite side of the package from the outputs to facilitate
PC board layout.
•Output Drive Capability: 15 LSTTL Loads
•Outputs Directly Interface to CMOS, NMOS and TTL
•Operating Voltage Range: 2.0 to 6.0 V
•Low Input Current: 1.0 µA
•In Compliance with the Requirements Defined by JEDEC Standard
No. 7A
•Chip Complexity: 218 FETs or 54.5 Equivalent Gates
http://onsemi.com
MARKING
DIAGRAMS
1
20
A = Assembly Location
WL = W afer Lot
YY = Year
WW = Work Week
SOIC WIDE–20
DW SUFFIX
CASE 751D
HC573A
AWLYYWW
PDIP–20
N SUFFIX
CASE 738 1
20
MC74HC573AN
AWLYYWW
TSSOP–20
DT SUFFIX
CASE 948E
1
20
1
20
1
20
Device Package Shipping
ORDERING INFORMATION
MC74HC573AN PDIP–20 1440 / Box
MC74HC573ADW SOIC–WIDE 38 / Rail
MC74HC573ADWR2 SOIC–WIDE 1000 / Reel
MC74HC573ADT TSSOP–20 75 / Rail
MC74HC573ADTR2 TSSOP–20 2500 / Reel
HC
573A
ALYW
1
20
MC74HC573A
http://onsemi.com
2
LOGIC DIAGRAM
DATA
INPUTS
D0
D1
D2
D3
D4
D5
D6
D7
LATCH ENABLE
OUTPUT ENABLE
11
1
9
8
7
6
5
4
3
219
18
17
16
15
14
13
12
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
PIN 20 = VCC
PIN 10 = GND
NONINVERTING
OUTPUTS
PIN ASSIGNMENT
D4
D2
D1
D0
OUTPUT
ENABLE
GND
D7
D6
D5
D3 5
4
3
2
1
10
9
8
7
6
14
15
16
17
18
19
20
11
12
13
Q3
Q2
Q1
Q0
VCC
LATCH
ENABLE
Q7
Q6
Q5
Q4
FUNCTION TABLE
Inputs Output
Output Latch
Enable Enable D Q
LHHH
LHLL
L L X No Change
HXXZ
X = Don’t Care
Z = High Impedance
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Design Criteria
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Value
ÎÎÎ
Î
Î
Î
ÎÎÎ
Units
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
Internal Gate Count*
ÎÎÎÎ
ÎÎÎÎ
54.5
ÎÎÎ
ÎÎÎ
ea.
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
Internal Gate Propagation Delay
ÎÎÎÎ
ÎÎÎÎ
1.5
ÎÎÎ
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
Internal Gate Power Dissipation
ÎÎÎÎ
ÎÎÎÎ
5.0
ÎÎÎ
ÎÎÎ
µW
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Speed Power Product
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.0075
ÎÎÎ
Î
Î
Î
ÎÎÎ
pJ
*Equivalent to a two–input NAND gate.
MC74HC573A
http://onsemi.com
3
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎ
ÎÎÎÎÎ
Value
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to + 7.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎÎÎ
– 0.5 to VCC + 0.5
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Input Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±20
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
Iout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Output Current, per Pin
ÎÎÎÎÎ
ÎÎÎÎÎ
±35
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
DC Supply Current, VCC and GND Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
±75
ÎÎÎ
ÎÎÎ
mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
PD
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Power Dissipation in Still Air, Plastic DIP†
SOIC Package†
TSSOP Package†
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
750
500
450
ÎÎÎ
Î
Î
Î
ÎÎÎ
mW
ÎÎÎÎ
ÎÎÎÎ
Tstg
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Storage Temperature
ÎÎÎÎÎ
ÎÎÎÎÎ
– 65 to + 150
ÎÎÎ
ÎÎÎ
_
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
TL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Lead Temperature, 1 mm from Case for 10 Seconds
(Plastic DIP, TSSOP or SOIC Package)
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
260
ÎÎÎ
Î
Î
Î
ÎÎÎ
_
C
*Maximum Ratings are those values beyond which damage to the device may occur.
Functional operation should be restricted to the Recommended Operating Conditions.
†Derating — Plastic DIP: –10 mW/
_
C from 65
_
to 125
_
C
SOIC Package: –7 mW/
_
C from 65
_
to 125
_
C
TSSOP Package: –6.1 mW/°C from 65
_
to 125
_
C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D).
RECOMMENDED OPERATING CONDITIONS
ÎÎÎÎ
ÎÎÎÎ
Symbol
Parameter
ÎÎÎ
ÎÎÎ
Min
ÎÎ
ÎÎ
Max
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
ÎÎÎÎ
VCC
DC Supply Voltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
2.0
ÎÎ
ÎÎ
6.0
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
Vin, Vout
DC Input Voltage, Output V oltage (Referenced to GND)
ÎÎÎ
ÎÎÎ
0
ÎÎ
ÎÎ
VCC
ÎÎÎ
ÎÎÎ
V
ÎÎÎÎ
ÎÎÎÎ
TA
Operating Temperature, All Package Types
ÎÎÎ
ÎÎÎ
– 55
ÎÎ
ÎÎ
+ 125
ÎÎÎ
ÎÎÎ
_
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Input Rise and Fall T ime VCC = 2.0 V
(Figure 1) VCC = 4.5 V
VCC = 6.0 V
ÎÎÎ
Î
Î
Î
ÎÎÎ
0
0
0
ÎÎ
ÎÎ
ÎÎ
1000
500
400
ÎÎÎ
Î
Î
Î
ÎÎÎ
ns
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎ
ÎÎÎÎ
VCC
V
ÎÎÎÎ
ÎÎÎÎ
– 55 to
25
_
C
ÎÎÎ
ÎÎÎ
v
85
_
C
ÎÎÎÎ
ÎÎÎÎ
v
125
_
C
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = 0.1 V or VCC – 0.1 V
|Iout|
v
20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
VIL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
Maximum Low–Level Input
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
Vout = 0.1 V or VCC – 0.1 V
|Iout|
v
20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
0.5
0.9
1.35
1.8
ÎÎÎ
Î
Î
Î
Î
Î
Î
0.5
0.9
1.35
1 8
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
0.5
0.9
1.35
1.8
ÎÎÎ
Î
Î
Î
Î
Î
Î
V
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Minimum High–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL
|Iout|
v
20 µA
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.9
4.4
5.9
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL |Iout| ≤ 2.4mA
|Iout|
v
6.0 mA
|Iout|
v
7.8 mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.48
3.98
5.48
ÎÎÎ
Î
Î
Î
ÎÎÎ
2.34
3.84
5.34
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.2
3.7
5.2
ÎÎÎ
Î
Î
Î
ÎÎÎ
NOTE:Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
This device contains protection
circuitry to guard against damage
due to high static voltages or electric
fields. However, precautions must
be taken to avoid applications of any
voltage higher than maximum rated
voltages to this high–impedance cir-
cuit. For proper operation, Vin and
Vout should be constrained to the
range GND
v
(Vin or V out)
v
VCC.
Unused inputs must always be
tied to an appropriate logic voltage
level (e.g., either GND or VCC).
Unused outputs must be left open.
MC74HC573A
http://onsemi.com
4
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Test Conditions
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VCC
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 55 to
25
_
C
ÎÎÎ
Î
Î
Î
ÎÎÎ
v
85
_
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
v
125
_
C
ÎÎÎ
Î
Î
Î
ÎÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Low–Level Output
Voltage
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vout = 0.1 V or VCC – 0.1 V
|Iout|
v
20 µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
2.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.1
0.1
0.1
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VIH or VIL |Iout| ≤ 2.4mA
|Iout|
v
6.0 mA
|Iout|
v
7.8 mA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.26
0.26
0.26
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.33
0.33
0.33
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.4
0.4
0.4
ÎÎÎ
Î
Î
Î
ÎÎÎ
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Input Leakage
Current
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±0.1
ÎÎÎ
Î
Î
Î
ÎÎÎ
±1.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
±1.0
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Maximum Three–State
Leakage Current
ÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
Output in High–Impedance State
Vin = VIL or VIH
Vout = VCC or GND
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
6.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 0.5
ÎÎÎ
Î
Î
Î
ÎÎÎ
– 5.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 10
ÎÎÎ
Î
Î
Î
ÎÎÎ
µA
ÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Maximum Quiescent Supply
Current (per Package)
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Vin = VCC or GND
IIoutI = 0 µA
ÎÎÎÎ
ÎÎÎÎ
6.0
ÎÎÎÎ
ÎÎÎÎ
4.0
ÎÎÎ
ÎÎÎ
40
ÎÎÎÎ
ÎÎÎÎ
160
ÎÎÎ
ÎÎÎ
µA
NOTE:Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VCC
V
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
– 55 to
25
_
C
ÎÎÎ
Î
Î
Î
ÎÎÎ
v
85
_
C
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
v
125
_
C
ÎÎÎ
Î
Î
Î
ÎÎÎ
Unit
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH,
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Input D to Q
(Figures 1 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
140
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
180
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH,
tPHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Latch Enable to Q
(Figures 2 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
160
105
32
27
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
200
145
40
34
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
240
190
48
41
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLZ,
tPHZ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Output Enable to Q
(Figures 3 and 6)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
125
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
150
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPZL,
tPZH
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Propagation Delay, Output Enable to Q
(Figures 3 and 6)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
190
125
38
33
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
225
150
45
38
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tTLH,
tTHL
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Output T ransition Time, Any Output
(Figures 1 and 5)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
60
27
12
10
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
75
32
15
13
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
90
36
18
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Capacitance
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
10
ÎÎÎÎ
ÎÎÎÎ
10
ÎÎÎ
ÎÎÎ
pF
ÎÎÎÎÎ
ÎÎÎÎÎ
Cout
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Three–State Output Capacitance (Output in High–Impedance
State)
ÎÎÎÎ
ÎÎÎÎ
15
ÎÎÎ
ÎÎÎ
15
ÎÎÎÎ
ÎÎÎÎ
15
ÎÎÎ
ÎÎÎ
pF
NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON
Semiconductor High–Speed CMOS Data Book (DL129/D).
Typical @ 25°C, VCC = 5.0 V
CPD Power Dissipation Capacitance (Per Enabled Output)* 23 pF
*Used to determine the no–load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
ON Semiconductor High–Speed CMOS Data Book (DL129/D).
MC74HC573A
http://onsemi.com
5
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
TIMING REQUIREMENTS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
V
CC
ÎÎÎÎÎ
ÎÎÎÎÎ
– 55 to 25
_
C
ÎÎÎÎÎ
ÎÎÎÎÎ
v
85
_
C
ÎÎÎÎÎ
ÎÎÎÎÎ
v
125
_
C
ÎÎ
ÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Parameter
ÎÎÎ
Fig.
ÎÎÎ
VCC
Volts
ÎÎÎ
Min
ÎÎÎ
Max
ÎÎÎ
Min
ÎÎÎ
Max
ÎÎÎ
Min
ÎÎÎ
Max
ÎÎ
Unit
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tsu
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Setup Time, Input D to Latch Enable
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
4
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
50
40
10
9.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
65
50
13
11
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
75
60
15
13
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
th
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Hold Time, Latch Enable to Input D
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
4
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tw
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Minimum Pulse Width, Latch Enable
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
75
60
15
13
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
95
80
19
16
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
110
90
22
19
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
tr, tf
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Maximum Input Rise and Fall Times
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.0
3.0
4.5
6.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1000
800
500
400
ÎÎ
ÎÎ
ÎÎ
ÎÎ
ns
MC74HC573A
http://onsemi.com
6
SWITCHING WAVEFORMS
VCC
GND
tf
tr
INPUT D
Q
10%
50%
90%
10%
50%
90%
tTLH
tPLH tPHL
tTHL
OUTPUT
ENABLE
Q
Q
50%
50%
1.3 V 90%
10%
tPZL tPLZ
tPZH tPHZ
3.0 V
GND
HIGH
IMPEDANCE
VOL
VOH
HIGH
IMPEDANCE
*Includes all probe and jig capacitance
CL*
TEST POINT
DEVICE
UNDER
TEST
OUTPUT
*Includes all probe and jig capacitance
CL*
TEST POINT
DEVICE
UNDER
TEST
OUTPUT CONNECT TO VCC WHEN
TESTING tPLZ AND tPZL.
CONNECT TO GND WHEN
TESTING tPHZ AND tPZH.
1 kΩ
Figure 1. Figure 2.
Figure 3. Figure 4.
VCC
GND
50%
50%
LATCH
ENABLE
tPLH tPHL
Q
tw
Figure 5. Test Circuit
Figure 6. Test Circuit
EXPANDED LOGIC DIAGRAM
D
LE Q
D0 219 Q0
D
LE Q
D1 318 Q1
D
LE Q
D2 417 Q2
D
LE Q
D3 516 Q3
D
LE Q
D4 615 Q4
D
LE Q
D5 714 Q5
D
LE Q
D6 813 Q6
D
LE Q
D7 912 Q7
LATCH ENABLE
OUTPUT ENABLE
11
1
VCC
GND
VCC
GND
50%
50%
VALID
tSU th
INPUT D
LATCH
ENABLE
MC74HC573A
http://onsemi.com
7
PACKAGE DIMENSIONS
SO–20
DW SUFFIX
CASE 751D–05
ISSUE F
PDIP–20
N SUFFIX
PLASTIC DIP PACKAGE
CASE 738–03
ISSUE E NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEAD WHEN
FORMED PARALLEL.
4. DIMENSION B DOES NOT INCLUDE MOLD
FLASH.
M
L
J20 PL M
B
M
0.25 (0.010) T
DIM MIN MAX MIN MAX
MILLIMETERSINCHES
A25.66 27.171.010 1.070
B6.10 6.600.240 0.260
C3.81 4.570.150 0.180
D0.39 0.550.015 0.022
G2.54 BSC0.100 BSC
J0.21 0.380.008 0.015
K2.80 3.550.110 0.140
L7.62 BSC0.300 BSC
M0 15 0 15
N0.51 1.010.020 0.040
____
E1.27 1.770.050 0.070
1
11
10
20
–A–
SEATING
PLANE
K
N
FG
D20 PL
–T–
M
A
M
0.25 (0.010) T
E
B
C
F1.27 BSC0.050 BSC
20
1
11
10
B20X
H10X
C
L
18X A1
A
SEATING
PLANE
q
hX 45
_
E
D
M
0.25 M
B
M
0.25 S
AS
B
T
eT
B
A
DIM MIN MAX
MILLIMETERS
A2.35 2.65
A1 0.10 0.25
B0.35 0.49
C0.23 0.32
D12.65 12.95
E7.40 7.60
e1.27 BSC
H10.05 10.55
h0.25 0.75
L0.50 0.90
q
0 7
NOTES:
1. DIMENSIONS ARE IN MILLIMETERS.
2. INTERPRET DIMENSIONS AND TOLERANCES
PER ASME Y14.5M, 1994.
3. DIMENSIONS D AND E DO NOT INCLUDE MOLD
PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 PER SIDE.
5. DIMENSION B DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE PROTRUSION SHALL
BE 0.13 TOTAL IN EXCESS OF B DIMENSION AT
MAXIMUM MATERIAL CONDITION.
__
MC74HC573A
http://onsemi.com
8
PACKAGE DIMENSIONS
TSSOP–20
DT SUFFIX
CASE 948E–02
ISSUE A
DIM
AMIN MAX MIN MAX
INCHES
6.60 0.260
MILLIMETERS
B4.30 4.50 0.169 0.177
C1.20 0.047
D0.05 0.15 0.002 0.006
F0.50 0.75 0.020 0.030
G0.65 BSC 0.026 BSC
H0.27 0.37 0.011 0.015
J0.09 0.20 0.004 0.008
J1 0.09 0.16 0.004 0.006
K0.19 0.30 0.007 0.012
K1 0.19 0.25 0.007 0.010
L6.40 BSC 0.252 BSC
M0 8 0 8
____
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSION A DOES NOT INCLUDE MOLD
FLASH, PROTRUSIONS OR GATE BURRS. MOLD
FLASH OR GATE BURRS SHALL NOT EXCEED
0.15 (0.006) PER SIDE.
4. DIMENSION B DOES NOT INCLUDE
INTERLEAD FLASH OR PROTRUSION.
INTERLEAD FLASH OR PROTRUSION SHALL NOT
EXCEED 0.25 (0.010) PER SIDE.
5. DIMENSION K DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.08 (0.003) TOTAL IN
EXCESS OF THE K DIMENSION AT MAXIMUM
MATERIAL CONDITION.
6. TERMINAL NUMBERS ARE SHOWN FOR
REFERENCE ONLY.
7. DIMENSION A AND B ARE TO BE
DETERMINED AT DATUM PLANE –W–.
ÍÍÍÍ
ÍÍÍÍ
ÍÍÍÍ
110
1120
PIN 1
IDENT
A
B
–T–0.100 (0.004)
C
DGH
SECTION N–N
K
K1
JJ1
N
N
M
F
–W–
SEATING
PLANE
–V–
–U–
S
U
M
0.10 (0.004) V S
T
20X REFK
L
L/2
2X
S
U0.15 (0.006) T
DETAIL E
0.25 (0.010)
DETAIL E
6.40 0.252
––– –––
S
U0.15 (0.006) T
ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes
without further notice to any products herein. SCILLC makes no warranty , representation or guarantee regarding the suitability of its products for any particular
purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,
including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or
specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “T ypicals” must be
validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.
SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body , or other applications
intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or
death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold
SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable
attorney fees arising out of, directly or indirectly , any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim
alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Af firmative Action Employer.
PUBLICATION ORDERING INFORMATION
CENTRAL/SOUTH AMERICA:
Spanish Phone: 303–308–7143 (Mon–Fri 8:00am to 5:00pm MST)
Email: ONlit–spanish@hibbertco.com
ASIA/PACIFIC: LDC for ON Semiconductor – Asia Support
Phone: 303–675–2121 (T ue–Fri 9:00am to 1:00pm, Hong Kong Time)
Toll Free from Hong Kong & Singapore:
001–800–4422–3781
Email: ONlit–asia@hibbertco.com
JAPAN: ON Semiconductor , Japan Customer Focus Center
4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–8549
Phone: 81–3–5740–2745
Email: r14525@onsemi.com
ON Semiconductor Website : http://onsemi.com
For additional information, please contact your local
Sales Representative.
MC74HC573A/D
NORTH AMERICA Literature Fulfillment:
Literature Distribution Center for ON Semiconductor
P.O. Box 5163, Denver , Colorado 80217 USA
Phone: 303–675–2175 or 800–344–3860 Toll Free USA/Canada
Fax: 303–675–2176 or 800–344–3867 Toll Free USA/Canada
Email: ONlit@hibbertco.com
Fax Response Line: 303–675–2167 or 800–344–3810 Toll Free USA/Canada
N. American Technical Support: 800–282–9855 Toll Free USA/Canada
EUROPE: LDC for ON Semiconductor – European Support
German Phone: (+1) 303–308–7140 (M–F 1:00pm to 5:00pm Munich T ime)
Email: ONlit–german@hibbertco.com
French Phone: (+1) 303–308–7141 (M–F 1:00pm to 5:00pm Toulouse T ime)
Email: ONlit–french@hibbertco.com
English Phone: (+1) 303–308–7142 (M–F 12:00pm to 5:00pm UK Time)
Email: ONlit@hibbertco.com
EUROPEAN TOLL–FREE ACCESS*: 00–800–4422–3781
*Available from Germany, France, Italy , England, Ireland